【導讀】分析了高速數據采集系統對采樣時(shí)鐘抖動(dòng)的要求，給出了時(shí)鐘相位噪聲和時(shí)鐘抖動(dòng)的轉換關(guān)系；采用HITTITE的HMC1035LP6GE頻率綜合芯片作為主芯片，設計了時(shí)鐘生成電路，2 500 MHz輸出時(shí)鐘抖動(dòng)測量值90 fs（整數工作模式，輸入頻率100 MHz，鑒相頻率100 MHz，環(huán)路濾波帶寬127 kHz，積分區間［10 kHz，10 MHz］）。對比時(shí)鐘生成電路在各種工作模式下的性能，給出了對應的設計指南。
引 言
近些年來(lái)，國內對高速數據采集系統的研究如火如荼，取得很多的成果。在高速數據采集系統中，有幾個(gè)性能經(jīng)常被比較提出，包括：模擬輸入帶寬、采樣率、分辨率、有效位和存儲深度等，前4個(gè)指標主要由數據采集系統前端來(lái)決定（數字增強型的輸入帶寬、數字增強型的分辨率和數字增強型的有效位不在討論之列）。數據采集系統的前端主要包括了前端模擬信號調理電路、模擬數字轉換器（Analog to digital converter, ADC）、超低抖動(dòng)時(shí)鐘產(chǎn)生電路等。
目前，很多應用場(chǎng)合都使用具有高采集率、高分辨率的ADC，為充分利用ADC的帶寬、采樣率、分辨率和有效位等性能，必須為ADC選擇極低噪聲的模擬信號調理電路、超低抖動(dòng)的時(shí)鐘產(chǎn)生電路和超低紋波電源產(chǎn)生電路等。以下將重點(diǎn)討論ADC的有效位指標，影響ADC的有效位（Effective number of bits，ENOB）的因素很多，包括ADC自身因素（ADC的孔徑抖動(dòng)（Aperture jitter）、ADC的量化噪聲（Quantization noise）、ADC的非線(xiàn)性等、模擬輸入信號噪聲、采樣時(shí)鐘抖動(dòng)、電源紋波噪聲等，信噪比（Signal to noise ration, SNR）具體可參考式（1），該公式的描述中未體現電源紋波噪聲，或者已經(jīng)將電源紋波噪聲等效在其他因素中[1?5]。
式中：fin為滿(mǎn)量程（ADC輸入量程）模擬輸入的標準正弦波頻率；tjrms為ADC的孔徑抖動(dòng)和采樣時(shí)鐘抖動(dòng)的均方根值；ε為ADC的非線(xiàn)性，包含了積分非線(xiàn)性和微分非線(xiàn)性；N為ADC量化位數；VNOISErms為模擬輸入噪聲。在模擬輸入滿(mǎn)量程（不考慮幅度修正問(wèn)題）且tjrms=0、ε=0、VNOISErms=0的情況下，僅考慮ADC量化噪聲貢獻，得到ADC的理想信噪比為
式中信納比(Signal to noise and distortion ratio， SINAD)為信號功率與噪聲、諧波功率之比；ENOB為ADC的實(shí)際有效位數。
在模擬輸入滿(mǎn)量程且ε=0、VNOISErms=0的情況下，將量化噪聲等效到tjrms中，得到僅由抖動(dòng)貢獻的SINAD（如式（3））[6]。此處亦可以考慮成將其余因素全部等效為抖動(dòng)tjrms的貢獻，則
在模擬輸入滿(mǎn)量程且tjrms=0、VNOISErms=0的情況下，將量化噪聲等效到ε中，得到僅由非線(xiàn)性動(dòng)貢獻的SINAD（如式（4））。此處亦可以考慮成，將其余因素全部等效為非線(xiàn)性ε的貢獻。
可以看到， fin、tjrms、ε、VNOISErms與外部輸入相關(guān)，可以通過(guò)降低采樣時(shí)鐘抖動(dòng)、降低電源噪聲和提高模擬輸入信號品質(zhì)等途徑，提高ADC的有效位數ENOB[7]。應用舉例：在輸入信號頻率 fin=125 MHz且要求ADC有效位ENOB=10 bits情況下，根據式（2，3）得到：等效抖動(dòng)tjrms=1.02 ps，此處的等效抖動(dòng)包括了ADC的自身因素和各種外界因素的貢獻，實(shí)際對采樣時(shí)鐘抖動(dòng)的要求更高。若在輸入信號頻率 fin=125 MHz且要求ADC有效位ENOB=14 bits情況下，根據式（2）和式（3）得到：等效抖動(dòng)tjrms=64 fs?？梢钥闯?，對于高頻輸入模擬信號且高有效位的ADC設計，低抖動(dòng)的時(shí)鐘設計是一個(gè)關(guān)鍵，降低采樣時(shí)鐘抖動(dòng)，不僅能夠提高ADC有效位ENOB，還能夠提高ADC的模擬輸入帶寬[8]。
1 時(shí)鐘相位噪聲和時(shí)鐘抖動(dòng)
數據采集系統中經(jīng)常提到的時(shí)鐘相位噪聲和時(shí)鐘抖動(dòng)指標，兩者是同一項時(shí)鐘性能在頻域和時(shí)域的不同表現形式，本質(zhì)是衡量時(shí)鐘短期穩定性的指標。時(shí)鐘的長(cháng)期穩定性使用頻率漂移（Frequency drift）來(lái)描述，其短期穩定性使用時(shí)鐘抖動(dòng)（Clock jitter）或者時(shí)鐘相位噪聲（ Clock phase noise）來(lái)描述[9?11]。
時(shí)鐘抖動(dòng)（Clock jitter）。表示時(shí)鐘抖動(dòng)的方法有多種[12]：周期抖動(dòng)（Period jitter）、周期到周期抖動(dòng)（Cycle to cycle jitter）、時(shí)間間隔誤差（Time interval error）等，其中周期抖動(dòng)比較常見(jiàn)。
相位噪聲。L(f)定義為在1 Hz的帶寬劃分下，頻率fm處的功率與時(shí)鐘中心頻率f0（亦稱(chēng)載波頻率fc）的功率之比，如式（5），一般用 dBc/Hz表示[13]，有的文獻中將S(fm)寫(xiě)成PN(fm)，其中S代表頻譜（Spectrum）；PN代表相位噪聲，S(f)為時(shí)鐘的功率譜密度 (Power spectrum density，PSD)函數，單位為W/Hz。
以下討論的時(shí)鐘抖動(dòng)指的是時(shí)鐘周期抖動(dòng)，將時(shí)鐘周期抖動(dòng)和相位噪聲關(guān)聯(lián)起來(lái)并進(jìn)行相互轉換，需要借助于相位抖動(dòng)（Phase jitter）。相位抖動(dòng)定義為相位噪聲功率譜密度上一定頻帶內的相位噪聲能量總和，如式（6），單位弧度，式中，f1，f2為頻率積分區間的下限、上限。相位抖動(dòng)是一個(gè)頻域的概念，頻域的相位抖動(dòng)和時(shí)域的周期抖動(dòng)之間換算關(guān)系為
關(guān)于相位抖動(dòng)的頻率積分區間[f1，f2]，理論上講，積分區間下限f1應該盡量低，f1為1 Hz、10 Hz等，帶寬上限應盡量高， f2為2 f0、+∞+∞。實(shí)際使用時(shí)，需要根據應用場(chǎng)合調整頻率積分區間 [12]，例如：光纖通道的時(shí)鐘抖動(dòng)的積分區間為[637 kHz,10 MHz]，10 GHz以太網(wǎng)XAUI中時(shí)鐘抖動(dòng)的積分區間為[1.875 MHz,20 MHz]，SATA/SAS的時(shí)鐘抖動(dòng)的積分區間為[900 kHz,7 MHz][14]。
2 時(shí)鐘產(chǎn)生電路
根據以上理論分析，為了使ADC芯片可以實(shí)現最佳性能，需要為其提供超低抖動(dòng)的時(shí)鐘信號。選用了HITTITE公司（已被ADI收購）的HMC1035LP6GE[15?17]（以下簡(jiǎn)稱(chēng)HMC1035）時(shí)鐘產(chǎn)生芯片（或稱(chēng)為頻率綜合芯片），設計實(shí)現了超低抖動(dòng)時(shí)鐘產(chǎn)生電路，主要驗證以下功能：（1）實(shí)現整數模式和小數模式下時(shí)鐘頻率輸出，比較兩者的時(shí)鐘抖動(dòng)。（2）整數模式下鑒相頻率（Phase detector frequency, PFD）對輸出時(shí)鐘抖動(dòng)的影響。（3）供電電源對HMC1035輸出的影響等。HMC1035工作在整數模式、50 MHz輸入、2 500 MHz輸出的時(shí)鐘抖動(dòng)典型值為97 fs[12 kHz,20 MHz]，622.08 MHz輸出的時(shí)鐘抖動(dòng)典型值為107 fs[12 kHz,20 MHz]。
圖1為時(shí)鐘產(chǎn)生電路的原理圖。高穩參考信號源采用的是Crystek公司的CCHD?950?25?100M：輸出頻率為100 MHz[18]，實(shí)際測量其時(shí)鐘抖動(dòng)為135 fs[10 kHz,10 MHz]；高速信號扇出芯片采用HITTITE公司的HMC987LP5GE芯片[19]，用于低噪聲時(shí)鐘分配，可以完成1∶9扇出緩沖器功能。
圖 1 時(shí)鐘產(chǎn)生電路原理圖
PCB設計采用了4層板結構：L1（TOP，Signal）→L2（GND）→L3（Power）→L4（Bottom，Signal），FR?4板材，1.6 mm標準厚度。設計時(shí)，TOP層、Bottom層走線(xiàn)阻抗控制，單線(xiàn)特征阻抗50 Ω，差分線(xiàn)特征阻抗100 Ω，Top、Bottom層表面鋪銅接地。電源設計采用外部電源供電，分析了2種供電方式對HMC1035輸出頻率的影響。關(guān)于高速電路的電源去耦的設計，有很多專(zhuān)門(mén)的文章進(jìn)行論述[20?23]，這里不再贅述。
HMC1035窄帶環(huán)路濾波的設計關(guān)系到PLL的頻率鎖定和時(shí)鐘噪聲濾除[24?25]：寬帶濾波器有利于鎖定但不利于濾除噪聲，窄帶濾波器有利于濾除噪聲但不利于鎖定，最終使用器件手冊上給出的127 kHz的無(wú)源四階低通環(huán)路濾波器。
需要特別指出的是，在工作時(shí)，高速芯片引腳的連接，除了給定的NC引腳可以懸空之外，在芯片工作時(shí)需要使用的引腳，不推薦懸空，引腳一旦懸空，容易導致引腳狀態(tài)未知，影響系統的穩定。設計的時(shí)鐘產(chǎn)生電路實(shí)物圖如圖2所示。
圖 2 時(shí)鐘產(chǎn)生電路實(shí)物
3 時(shí)鐘電路測試
時(shí)鐘抖動(dòng)測試儀器采用ROHDE&SCHWARZ公司的FSW13頻譜與信號分析儀，采用標準配件，在進(jìn)行頻譜分析時(shí)，積分區間[10 kHz,10 MHz]。
3.1 整數模式和小數模式下的時(shí)鐘抖動(dòng)比較
采用直流電壓源供電，直流電壓源型號Agilent E3631A，通過(guò)SPI配置HMC1035芯片，測量HMC1035在整數模式和小數模式輸出時(shí)鐘的抖動(dòng)，其它工作條件都相同，得到表1。表1中HMC1035 2500 MHz?50M Hz?integer表示HMC1035頻率綜合芯片工作條件為整數模式、50 MHz鑒相器（Phase detector，PD）頻率、2 500 MHz 壓控振蕩器（Voltage controlled oscillator，VCO）頻率。HMC1035 2 500 MHz?50 MHz?fractional表示HMC1035頻率綜合芯片工作條件為小數模式、50 MHz PD頻率、2 500 MHz VCO頻率。測量得到高穩參考信號輸出的100 MHz對應的時(shí)鐘抖動(dòng)典型值為135 fs（以下簡(jiǎn)稱(chēng)為100 MHz VCXO jitter），高速信號扇出后的100 MHz信號時(shí)鐘抖動(dòng)典型值為152 fs（以下簡(jiǎn)稱(chēng)為HMC987 fanout jitter），以下表1重復部分不再贅述。
表 1 整數模式和小數模式對HMC1035芯片輸出性能的影響
整數模式下鎖相環(huán)（Phase lock loop, PLL）的輸出分頻率受限于PD的頻率步進(jìn)。小數模式的優(yōu)點(diǎn)在于可以提高PLL的輸出分辨率，顯著(zhù)改善鎖定時(shí)間，但是小數模式下工作的PLL的輸出雜散水平較高，影響時(shí)鐘抖動(dòng)指標?？梢钥吹剑盒的Ｊ较碌妮敵鰰r(shí)鐘抖動(dòng)明顯高于整數模式下的輸出時(shí)鐘抖動(dòng)[26?27]。原因在于整數模式下，不使用Σ?Δ調制器，降低了引入的時(shí)鐘抖動(dòng)。按照抖動(dòng)的平方根值理論，可以看到Σ?Δ調制器的抖動(dòng)貢獻約為 (1232-982)0.5=74 fs（2 500 MHz輸出頻率，單次，未考慮統計漲落）。此處同時(shí)給出2 488,622,77.76 MHz的輸出時(shí)鐘抖動(dòng)測量值，是為了與手冊給出的典型值進(jìn)行對比。
3.2 整數模式下PD工作頻率對時(shí)鐘抖動(dòng)的影響
采用直流電壓源供電，HMC1035工作在整數模式下，PD工作頻率為100，50，10，1 MHz，測量輸出時(shí)鐘抖動(dòng)性能，結果如表2所示，分析PD工作頻率對輸出時(shí)鐘抖動(dòng)的影響。
表 2 PD工作頻率對HMC1035芯片輸出性能的影響
PD有2個(gè)輸入端，一端接參考輸入頻率fxtal的R分頻，一端接VCO工作頻率fVCO的N分頻。PD穩定工作在整數模式時(shí)，PD無(wú)偏置，電流為0，此時(shí)，只需要考慮PD工作頻率fPD對輸出時(shí)鐘抖動(dòng)的貢獻，fPD表示為
PD將fVCO的N分頻的反饋頻率與輸入參考頻率的某一分頻形式進(jìn)行鑒相，輸出一個(gè)電流，經(jīng)過(guò)積分和外部環(huán)路濾波，產(chǎn)生一個(gè)電壓，這個(gè)電壓驅動(dòng)VCO提高或者降低頻率，使PD的輸出電流的等效電壓接近0，達到平衡。提高fPD，可以降低輸出時(shí)鐘相位噪聲，相位噪聲是在PD的最高工作頻率上加20 logR，因此R越大，PD工作頻率越低，相位噪聲越差，R增大一倍，相位噪聲降低3 dB，應該使用可行的PD最高工作頻率，但實(shí)際往往需要均衡[28?29]。文章表格描述的大部分HMC1035的輸出時(shí)鐘抖動(dòng)都是基于50 MHz的fPD，該fPD為器件手冊推薦工作頻率；但是fPD為100 MHz時(shí)，HMC1035的輸出時(shí)鐘抖動(dòng)指標更優(yōu)，只是鎖定時(shí)間增加，功耗增加。
3.3 整數模式下供電電源對時(shí)鐘抖動(dòng)的影響
HMC1035芯片在正常工作時(shí)，其功耗比較高，為保證PLL的輸出性能，需要選擇好供電方式，并做好電源的去耦和PCB散熱等工作。在保證電源去耦的前提下，分析了直流電壓源（Agilent E3631A）供電和DC/DC開(kāi)關(guān)電源（PTH08T240W）供電對PLL芯片輸出性能的影響，如表3所示。另外給出了直流電壓源供電時(shí)HMC1035的典型相位噪聲曲線(xiàn)（圖3）。
表 3 直流供電和DC/DC電源供電對HMC1035芯片輸出性能的影響
圖 3 HMC1035的典型相位噪聲示意圖
可以看出，開(kāi)關(guān)電源供電對整個(gè)系統的性能影響很大，不僅增加了HMC1035的輸出時(shí)鐘抖動(dòng)，而且增加了信號路徑上的所有時(shí)鐘抖動(dòng)。開(kāi)關(guān)電源供電對HMC1035的輸出時(shí)鐘抖動(dòng)貢獻較大，預估約為90 fs（2 500 MHz輸出頻率，單次，未考慮統計漲落），其貢獻主要來(lái)源于開(kāi)關(guān)頻率及其高次諧波的影響。采用外部直流電壓源供電后，HMC1035的輸出頻譜上，在300 kHz的開(kāi)關(guān)頻率附近依然有毛刺，如圖3所示。這是因為SPI配置HMC1035、HMC987的工作狀態(tài)的芯片由開(kāi)關(guān)電源供電，SPI配置線(xiàn)路上未做好隔離處理，電源噪聲通過(guò)SPI配置線(xiàn)路耦合到HMC1035電路板上引起[30]。
3.4 分析與討論
受限于測量?jì)x器的指標限制，本次實(shí)驗給出的時(shí)鐘抖動(dòng)的積分區間為[10 kHz,10 MHz]，器件手冊給出的時(shí)鐘抖動(dòng)指標的積分區間為[12 kHz,20 MHz]，根據測量得到的噪聲功率譜密度圖，可以從理論上推出積分區間[12 kHz,20 MHz]的時(shí)鐘抖動(dòng)[13]。
根據式（5），如圖3所示，計算得到，在[10 kHz,12 kHz]區間，噪聲功率的貢獻約為6×10-9 dBc量級；在[10 MHz,20 MHz]的區間，噪聲功率的貢獻約為6×10-8 dBc量級。大致計算得到，在[10 kHz,10 MHz]區間，噪聲功率總體為10-6 dBc量級。在[10 kHz,10 MHz]區間噪聲功率基礎上，減去[10 kHz,12 kHz]區間的噪聲功率貢獻，加上[10 MHz,20 MHz]區間的噪聲功率貢獻，得到[12 kHz,20 MHz]區間的時(shí)鐘抖動(dòng)數值?？梢远糠治?，[10 kHz,12 kHz]區間的噪聲功率和[10 MHz,20 MHz]區間的噪聲功率，相對于[10 kHz,10 MHz]區間的噪聲功率小很多，理論上講，[12 kHz,20 MHz]區間時(shí)鐘抖動(dòng)比[10 kHz,10 MHz]區間的時(shí)鐘抖動(dòng)指標稍低一些，但相差無(wú)幾。
以ADS5400為例說(shuō)明超低抖動(dòng)時(shí)鐘在高速數據采集系統中的應用，ADS5400孔徑抖動(dòng)aperture jitter為125 fsrms。當fin=125 MHz，ENOB=10 bits時(shí)，根據式（2，3），得出tjrms=1.02 ps[12 kHz,20 MHz]。與tjrms相比，ADC的孔徑抖動(dòng)可以忽略，HMC1035輸出采樣時(shí)鐘抖動(dòng)亦可以忽略，此處影響ADC有效位的因素主要為模擬輸入噪聲和電源紋波噪聲等其他因素。當fin=125 MHz，ENOB=14 bits時(shí)，根據式（2，3），得出tjrms=64 fs[12 kHz,20 MHz]。與tjrms相比，ADC的孔徑抖動(dòng)、HMC1035輸出采樣時(shí)鐘抖動(dòng)已經(jīng)無(wú)法滿(mǎn)足要求。當fin=1 250 MHz，ENOB=10 bits時(shí)，根據式（2，3），得出tjrms=102 fs[12 kHz,20 MHz]，與tjrms相比，ADC的孔徑抖動(dòng)、HMC1035輸出采樣時(shí)鐘抖動(dòng)已經(jīng)無(wú)法有效滿(mǎn)足要求。同理，當fin=1 250 MHz，ENOB=14 bits時(shí)，根據式（2，3），得出tjrms=6.4 fs[12 kHz,20 MHz]，目前所知的ADC芯片和時(shí)鐘產(chǎn)生電路都無(wú)法滿(mǎn)足要求，這種情況下，可以采用下變頻等方法對輸入高頻信號進(jìn)行下變頻之后采樣，降低對ADC芯片和時(shí)鐘產(chǎn)生電路的要求。該方法在加速器的低電平控制（Low level radio frequency， LLRF）、數字移動(dòng)通信等場(chǎng)景中應用廣泛。
可以看到，針對低頻輸入信號、對有效位要求不高等情況時(shí)，采樣時(shí)鐘抖動(dòng)對ADC有效位的影響較小，甚至可以忽略，這時(shí)需要注意低噪聲的模擬信號調理電路設計和電源完整性設計等。針對高頻輸入信號、對有效位要求高等情況時(shí)，采樣時(shí)鐘抖動(dòng)對ADC有效位的影響很大，需要精心設計采樣時(shí)鐘等以充分提高數據采集系統的模擬輸入帶寬和有效位。
4 結束語(yǔ)
本文分析了影響高速數據采集系統有效位和帶寬的因素，推導給出時(shí)鐘抖動(dòng)對有效位的影響。并且研究時(shí)鐘相位噪聲和時(shí)鐘抖動(dòng)之間的轉換關(guān)系，給出了理論依據和轉換過(guò)程。
高速數據采集系統是一個(gè)系統工程，需要設計極低噪聲的模擬信號調理電路、超低抖動(dòng)的時(shí)鐘產(chǎn)生電路、超低紋波電源產(chǎn)生電路等。針對高頻輸入信號進(jìn)行數據采集、對有效位要求高等情況，選擇合適的時(shí)鐘產(chǎn)生方式、獲取超低抖動(dòng)采樣時(shí)鐘尤其重要。
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作者：李海濤，李斌康 ，阮林波，田耕，張雁霞
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