時(shí)鐘走線(xiàn)與信號擺幅

 

PCB 上的走線(xiàn)類(lèi)似于低通濾波器，當時(shí)鐘信號沿著(zhù)走線(xiàn)傳輸時(shí)，會(huì )造成時(shí)鐘信號衰減，并且脈沖沿的失真隨線(xiàn)長(cháng)增加。更高的時(shí)鐘信號頻率會(huì )導致衰減、失真和噪聲增加，但不會(huì )增加抖動(dòng)，在低壓擺率時(shí)抖動(dòng)最大（圖 1），一般使用高壓擺率的時(shí)鐘沿。為了實(shí)現高質(zhì)量的時(shí)鐘，要使用高擺幅時(shí)鐘信號和短時(shí)鐘 PCB 走線(xiàn)；由時(shí)鐘驅動(dòng)的器件應該盡可能靠近時(shí)鐘分配器件放置。

 

圖 1. ADCLK925 的均方根抖動(dòng)與輸入壓擺率的關(guān)系

 

ADCLK954² 時(shí)鐘扇出緩沖器和 ADCLK914³ 超快時(shí)鐘緩沖器就是兩款此類(lèi)時(shí)鐘分配器件。ADCLK954 包括 12 個(gè)輸出驅動(dòng)，可以在 50-?的負載上驅動(dòng)全擺幅為 800-mV 的 ECL（發(fā)射極耦合邏輯）或者 LVPECL（低壓正 ECL）信號，形成 1.6 V 的總差分輸出擺幅，如圖2 所示。它可以在4.8 GHz 反轉率下工作。ADCLK914 可以在 50-?負載上驅動(dòng) 1.9 V 高壓差分信號 (HVDS)，形成 3.8 V 的總差分輸出擺幅。ADCLK914 具有7.5-GHz 的反轉率。

 

當驅動(dòng) DAC 時(shí)，時(shí)鐘分配器件應該盡可能靠近 DAC 的時(shí)鐘輸入放置，這樣，所需的高壓擺率、高幅度時(shí)鐘信號才不會(huì )引起布線(xiàn)困難、產(chǎn)生 EMI 或由電介質(zhì)和其它損耗造成減弱。值得注意的是，走線(xiàn)的特性阻抗(Z₀)會(huì )隨走線(xiàn)尺寸（長(cháng)度、寬度和深度）而變化；驅動(dòng)器的輸出阻抗必須與特性阻抗匹配。

 

圖2. 采 用 3.3V 電 源供電時(shí) ADCLK954 時(shí) 鐘緩沖器的輸出波形

 

輸出端接

 

時(shí)鐘信號衰減會(huì )增加抖動(dòng)，因此對驅動(dòng)器輸出的端接很重要，這可以避免信號反射，并可通過(guò)相對較大的帶寬實(shí)現最大能量傳輸。確實(shí)，反射可以造成下沖和過(guò)沖，嚴重降低信號和整體時(shí)鐘的性能，或者在極端情況下，可能會(huì )損壞接收器或驅動(dòng)器。反射因阻抗不匹配而引起，在走線(xiàn)沒(méi)有適當端接時(shí)發(fā)生。由于反射系數本身具有高通特性，因此這對具有快速上升和下降時(shí)間的高速信號更重要。反射脈沖與主時(shí)鐘信號相疊加，削弱了時(shí)鐘脈沖。如圖3 所示，它對上升沿和下降沿增加了不確定的延時(shí)或者抖動(dòng)，從而影響時(shí)鐘信號的邊沿。

 

圖3. 由端接不當引起的反射信號抖動(dòng)

 

端接不當使回聲的幅度隨著(zhù)時(shí)間而變化，因此?t 也會(huì )隨時(shí)間變化。端接的時(shí)間常數也會(huì )影響回聲脈沖的形狀和寬度?；谝陨显?，反射引起的附加抖動(dòng)，從形狀看類(lèi)似增加經(jīng)典抖動(dòng)的高斯特性。為了避免抖動(dòng)和時(shí)鐘質(zhì)量降低的不利影響，需要使用表 1 中總結的恰當信號端接方法。Z₀ 是傳輸線(xiàn)的阻抗； Z_OUT 是驅動(dòng)器的輸出阻抗， Z_IN 是接收器的輸入阻抗。顯示CMOS 和 PECL/LVPECL電路。

 

表1. 時(shí)鐘端接

 

參考電路

 

¹www.analog.com/en/products/clock-and-timing/clock-generation-distribution.html.

 

²www.analog.com/en/clock-and-timing/clock-generation-and-distribution/adclk954/products/product.html.

 

³www.analog.com/en/clock-and-timing/clock-generation-and-distribution/adclk914/products/product.html.

 

 

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