隨著(zhù)轉換器分辨率和速度的提高，對于效率更高的接口的需求也隨之增長(cháng)。JESD204接口可提供這種高效率，較之其前代互補金屬氧化物半導體(CMOS)和低壓差分信號(LVDS)產(chǎn)品在速度、尺寸和成本方面更有優(yōu)勢。采用JESD204的設計擁有更快的接口帶來(lái)的好處，能與轉換器更快的采樣速率同步。此外，引腳數的減少導致封裝尺寸更小，走線(xiàn)布線(xiàn)數更少，從而極大地簡(jiǎn)化了電路板設計，降低了整體系統成本。該標準可以方便地調整，從而滿(mǎn)足未來(lái)需求，這從它已經(jīng)歷的兩個(gè)版本的變化中即可看出。自從2006年發(fā)布以來(lái)，JESD204標準經(jīng)過(guò)兩次更新，目前版本為B。由于該標準已為更多的轉換器供應商、用戶(hù)以及FPGA制造商所采納，它被細分并增加了新特性，提高了效率和實(shí)施的便利性。此標準既適用于模數轉換器(ADC)也適用于數模轉換器(DAC)，初步打算作為FPGA的通用接口（也可能用于A(yíng)SIC）。

 

JESD204——它是什么？

 

2006年4月，JESD204最初版本發(fā)布。該版本描述了轉換器和接收器（通常是FPGA或ASIC）之間數Gb的串行數據鏈路。在 JESD204的最初版本中，串行數據鏈路被定義為一個(gè)或多個(gè)轉換器和接收器之間的單串行通道。圖1給出了圖形說(shuō)明。圖中的通道代表 M 轉換器和接收器之間的物理接口，該接口由采用電流模式邏輯(CML)驅動(dòng)器和接收器的差分對組成。所示鏈路是轉換器和接收器之間的串行數據鏈路。幀時(shí)鐘同時(shí)路由至轉換器和接收器，并為器件間的JESD204鏈路提供時(shí)鐘。

 

圖1. JESD204最初標準。

 

通道數據速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負載阻抗定義為100 Ω ±20%。差分電平定義為標稱(chēng)800 mV峰峰 值、共模電平范圍從0.72 V至1.23 V。該鏈路利用8b/10b編碼，采用嵌入式時(shí)鐘，這樣便無(wú)需路由額外的時(shí)鐘線(xiàn)路，也無(wú)需考慮相關(guān)的高數據速率下傳輸的數據與額外的時(shí)鐘信號對齊的復雜性。當JESD204標準開(kāi)始越來(lái)越受歡迎時(shí)，人們開(kāi)始意識到該標準需要修訂以支持多個(gè)轉換器下的多路、對齊的串行通道，以滿(mǎn)足轉換器日益增長(cháng)的速度和分辨率。

 

這種認識促成了JESD204第一個(gè)修訂版的發(fā)布，即JESD204A。此修訂版增加了支持多個(gè)轉換器下的多路對齊串行通道的能力。該版本所支持的通道數據速率依然為312.5 Mbps至3.125 Gbps，另外還保留了幀時(shí)鐘和電氣接口規范。增加了對多路對齊串行通道的支持，可讓高采樣速率和高分辨率的轉換器達到3.125 Gbps的最高支持數據速率。圖2以圖形表示JESD204A版本中增加的功能，即支持多通道。

 

圖2. 第一版——JESD204A。

 

雖然最初的JESD204標準和修訂后的JESD204A標準在性能上都比老的接口標準要高，它們依然缺少一個(gè)關(guān)鍵因素。這一缺少的因素就是鏈路上串行數據的確定延遲。對于轉換器，當接收到信號時(shí)，若要正確重建模擬域采樣信號，則關(guān)鍵是了解采樣信號和其數字表示之間的時(shí)序關(guān)系（雖然這種情況是針對ADC而言，但DAC的情況類(lèi)似）。該時(shí)序關(guān)系受轉換器的延遲影響，對于A(yíng)DC,它定義為輸入信號采樣邊沿的時(shí)刻直至轉換器輸出數字這段時(shí)間內的時(shí)鐘周期數。類(lèi)似地，對于DAC，延遲定義為數字信號輸入DAC的時(shí)刻直至模擬輸出開(kāi)始轉變這段時(shí)間內的 時(shí)鐘周期數。JESD204及JESD204A標準中沒(méi)有定義可確定性設置轉換器延遲和串行數字輸入/輸出的功能。另外，轉換器的速度和分辨率也不斷提升。這些因素導致了該標準的第二個(gè)版本——JESD204B。

 

2011年7月，第二版本標準發(fā)布，稱(chēng)為JESD204B，即當前版本。修訂后的標準中，其中一個(gè)重要方面就是加入了實(shí)現確定延遲的條款。此外，支持的數據速率也提升到12.5 Gbps，并劃分器件的不同速度等級。此修訂版標準使用器件時(shí)鐘作為主要時(shí)鐘源，而不是像之前版本那樣以幀時(shí)鐘作為主時(shí)鐘源。圖3表示JESD204B版本中的新增功能。

 

圖3. 第二個(gè)（當前）修訂版——JESD204B。

 

在之前的JESD204標準的兩個(gè)版本中，沒(méi)有確保通過(guò)接口的確定延遲相關(guān)的條款。JESD204B修訂版糾正了這個(gè)問(wèn)題。通過(guò)提供一種機制，確保兩個(gè)上電周期之間以及鏈路重新同步期間，延遲是可重現和確定性的。其工作機制之一是：在定義明確的時(shí)刻使用SYNC~輸入信號，同時(shí)初始化所有通道中轉換器最初的通道對齊序列。另一種機制是使用SYSREF信號——一種JESD204B定義的新信號。SYSREF信號作為主時(shí)序參考，通過(guò)每個(gè)發(fā)射器和接收器的器件時(shí)鐘以及本地多幀時(shí)鐘對齊所有內部分頻器。這有助于確保通過(guò)系統的確定延遲。JESD204B規范定義了三種器件子類(lèi)：子類(lèi)0——不支持確定性延遲；子類(lèi)1——使用SYSREF的確定性延遲；子類(lèi)2——使用SYNC~的確定性延遲。子類(lèi)0可與JESD204A鏈路做簡(jiǎn)單對比。子類(lèi)1最初針對工作在500MSPS或以上的轉換器，而子類(lèi)2最初針對工作在500MSPS以下的轉換器。

 

除了確定延遲，JESD204B支持的通道數據速率上升到12.5 Gbps，并將器件劃分為三個(gè)不同的速度等級：所有三個(gè)速度等級的源阻抗和負載阻抗相同，均定義為100 Ω ±20%。第一速度等級與JESD204和JESD204A標準定義的通道數據速率相同，即通道數據電氣接口最高為3.125 Gbps。JESD204B的第二速度等級定義了通道數據速率最高為6.375 Gbps的電氣接口。該速度等級將第一速度等級的最低差分電平從500 mV峰峰值降為400 mV峰峰值。JESD204B的第三速度等級定義了通道數據速率最高為12.5 Gbps 的電氣接口。該速度等級電氣接口要求的最低差分電平降低至360 mV峰峰值。隨著(zhù)不同速度等級的通道數據速率的上升，通過(guò)降低所需驅動(dòng)器的壓擺率，使得所需最低差分電平也隨之降低，以便物理實(shí)施更為簡(jiǎn)便。

 

為提供更多的靈活性，JESD204B版本采用器件時(shí)鐘而非幀時(shí)鐘。在之前的JESD204和JESD204A版本中，幀時(shí)鐘是JESD204系統的絕對時(shí)間參照。幀時(shí)鐘和轉換器采樣時(shí)鐘通常是相同的。這樣就沒(méi)有足夠的靈活性，而且要將此同樣的信號路由給多個(gè)器件，并考慮不同路由路徑之間的偏斜時(shí)，就會(huì )無(wú)謂增加系統設計的復雜性。JESD204B中，采用器件時(shí)鐘作為JESD204系統每個(gè)元件的時(shí)間參照。每個(gè)轉換器和接收器都獲得時(shí)鐘發(fā)生器電路產(chǎn)生的器件時(shí)鐘，該發(fā)生器電路負責從同一個(gè)源產(chǎn)生所有器件時(shí)鐘。這使得系統設計更加靈活，但是需要為給定器件指定幀時(shí)鐘和器件時(shí)鐘之間的關(guān)系。

 

JESD204——為什么我們要重視它？

 

就像幾年前LVDS開(kāi)始取代CMOS成為轉換器數字接口技術(shù)的首選，JESD204有望在未來(lái)數年內以類(lèi)似的方式發(fā)展。雖然CMOS技術(shù)目前還在使用中，但已基本被LVDS所取代。轉換器的速度和分辨率以及對更低功耗的要求最終使得CMOS和LVDS將不再適合轉換器。隨著(zhù)CMOS輸出的數據速率提高，瞬態(tài)電流也會(huì )增大，導致更高的功耗。雖然LVDS的電流和功耗依然相對較為平坦，但接口可支持的最高速度受到了限制。

 

這是由于驅動(dòng)器架構以及眾多數據線(xiàn)路都必須全部與某個(gè)數據時(shí)鐘同步所導致的。圖4顯示一個(gè)雙通道14位ADC的CMOS、LVDS和CML輸出的不同功耗要求。

 

圖4. CMOS、LVDS和CML驅動(dòng)器功耗比較。

 

在大約150 MSP至200 MSPS和14位分辨率時(shí)，就功耗而言，CML輸出驅動(dòng)器的效率開(kāi)始占優(yōu)。CML的優(yōu)點(diǎn)是：因為數據的串行化，所以對于給定的分辨率，它需要的輸出對數少于LVDS和CMOS驅動(dòng)器。JESD204B接口規范所說(shuō)明的CML驅動(dòng)器還有一個(gè)額外的優(yōu)勢，因為當采樣速率提高并提升輸出線(xiàn)路速率時(shí)，該規范要求降低峰峰值電壓水平。

 

同樣，針對給定的轉換器分辨率和采樣率，所需的引腳數目也大為減少。表1顯示采用200 MSPS轉換器的三種不同接口各自的引腳數目，轉換器具有各種通道數和位分辨率。在CMOS和LVDS輸出中，假定時(shí)鐘對于各個(gè)通道數據同步，使用CML輸出時(shí)，JESD204B數據傳輸的最大數據速率為4.0 Gbps。從該表中可以發(fā)現，使用CML驅動(dòng)器的JESD204B優(yōu)勢十分明顯，引腳數大為減少。

 

表1. 引腳數比較——200 MSPS ADC

 

業(yè)內領(lǐng)先的數據轉換器供應商ADI預見(jiàn)到了推動(dòng)轉換器數字接口向JESD204（由JEDEC定義）發(fā)展的趨勢。ADI自從初版JESD204規范發(fā)布之時(shí)起即參與標準的定義。迄今為止，ADI公司已發(fā)布多款輸出兼容JESD204和JESD204A的轉換器，目前正在開(kāi)發(fā)輸出兼容JESD204B的產(chǎn)品。AD9639是一款四通道、12位、170 MSPS/210 MSPS ADC，集成JESD204接口。AD9644和AD9641是14位、80 MSPS/ 155 MSPS、雙通道/單通道ADC，集成JESD204A接口。DAC這方面，最近發(fā)布的AD9128是一款雙通道、16位、1.25 GSPS DAC，集成JESD204A接口。

 

隨著(zhù)轉換器速度和分辨率的提高，對于效率更高的數字接口的需求也隨之增長(cháng)。隨著(zhù)JESD204串行數據接口的發(fā)明，業(yè)界開(kāi)始意識到了這點(diǎn)。接口規范依然在不斷發(fā)展中，以提供更優(yōu)秀、更快速的方法將數據在轉換器和FPGA（或ASIC）之間傳輸。接口經(jīng)過(guò)兩個(gè)版本的改進(jìn)和實(shí)施，以適應對更高速度和分辨率轉換器不斷增長(cháng)的需求。展望轉換器數字接口的發(fā)展趨勢，顯然JESD204有望成為數字接口至轉換器的業(yè)界標準。每個(gè)修訂版都滿(mǎn)足了對于改進(jìn)其實(shí)施的要求，并允許標準演進(jìn)以適應轉換器技術(shù)的改變及由此帶來(lái)的新需求。隨著(zhù)系統設計越來(lái)越復雜，以及對轉換器性能要求的提高，JESD204標準應該可以進(jìn)一步調整和演進(jìn)，滿(mǎn)足新設計的需要。

 

 

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