【導讀】本系列文章已突出介紹了連續時(shí)間Σ-Δ(CTSD)模數轉換器(ADC)調制器環(huán)路的架構特性，這種架構能夠簡(jiǎn)化ADC模擬輸入端的信號鏈設計?，F在討論將ADC數據與外部數字主機接口以對此數據執行應用相關(guān)處理的簡(jiǎn)單但創(chuàng )新的方法。對任何應用而言，數字數據輸出采樣速率都是ADC信號鏈的一個(gè)關(guān)鍵參數。但是，不同應用有不同的采樣速率要求。本文章介紹一種新型片內采樣速率轉換技術(shù)，其用在核心ADC的輸出上，允許信號鏈設計人員以應用所需的采樣速率處理ADC數字輸出數據。

ADC的作用是對模擬輸入信號進(jìn)行采樣，并將其轉換為等效的數字格式。應用對數字數據做進(jìn)一步處理所需的采樣速率不一定與ADC對模擬信號進(jìn)行采樣的速率相同。每個(gè)應用都有獨特的數字輸出采樣速率要求。采樣速率轉換器將ADC數據的輸入采樣速率映射為所需的輸出采樣速率。本文首先概述各種應用的采樣速率要求，證明ADC需要支持廣泛的輸出采樣速率。然后，本文快速回顧已知ADC架構中的傳統采樣速率轉換技術(shù)及其缺點(diǎn)。接下來(lái)，本文介紹新穎的異步采樣速率轉換(ASRC)，它能與任何ADC架構配對，以獲得任何所需的輸出采樣速率，并用外部數字主機簡(jiǎn)化數字接口設計。ASRC與CTSD ADC搭配可謂兩全其美，不僅能簡(jiǎn)化ADC模擬輸入端的信號鏈設計，也能簡(jiǎn)化數字輸出端的信號鏈設計。

采樣速率要求

驅動(dòng)數字數據采樣速率選擇ADC的主要性能參數之一是ADC的預期精度。數字數據中的樣本數量越多，對模擬輸入的表示就越準確。但不利的一面是需要處理大量數據，外部數字主機接口設計的復雜度和功耗會(huì )提高。因此，每個(gè)應用根據所需的精度、功耗預算和設計復雜度以及計劃的算法處理，決定了數字數據的采樣速率。所需的大多數一般采樣速率可以分類(lèi)如下：

奈奎斯特采樣速率

眾所周知的奈奎斯特采樣1準則指出：為了提供模擬輸入的忠實(shí)數字表示，采樣速率至少應為輸入帶寬的兩倍。因此，奈奎斯特采樣速率應用的數字采樣速率為目標輸入帶寬的兩倍。這種采樣速率的一個(gè)眾所周知的例子是CD上的數字音頻數據存儲，其速率為44.1 kSPS，而目標輸入音頻帶寬最高為20 kHz，即人類(lèi)聽(tīng)力的頻率上限。

過(guò)采樣速率

有少數一些應用，例如頻率諧波分析或時(shí)域分析，其需要的采樣速率比輸入帶寬高出好多倍。過(guò)采樣速率的一個(gè)例子是沖擊檢測環(huán)境中瞬態(tài)信號的時(shí)域分析，如圖1所示。如果這種信號的采樣速率是奈奎斯特采樣速率，我們將無(wú)法了解信號的全貌。擁有更多的采樣點(diǎn)可以更忠實(shí)地重建和分析信號。

圖1.瞬態(tài)信號的時(shí)域分析：(a) 奈奎斯特采樣速率，(b) 過(guò)采樣速率

可變采樣速率

某些應用（例如相干采樣）要求以良好的分辨率根據模擬輸入頻率調整輸出采樣速率。電力線(xiàn)監測就是這種應用的一個(gè)例子，需要相干采樣來(lái)滿(mǎn)足IEC 61000-4-30規定的A類(lèi)電能質(zhì)量計量要求。這些標準的精度要求決定了采樣速率需要跟蹤輸入線(xiàn)路頻率漂移。在這些應用中，電力線(xiàn)上的時(shí)鐘頻率合成器電路產(chǎn)生ADC的輸出數字數據采樣時(shí)鐘，如圖2所示。

圖2.可變采樣速率：電力線(xiàn)質(zhì)量監測

多采樣速率

在檢測和分析寬范圍且不同類(lèi)型的模擬輸入的多通道應用中，例如示波器或數據采集應用，每個(gè)通道的采樣速率可能不同。在這種情況下，平臺中使用的ADC應該能夠靈活地支持多采樣速率。

圖3.多采樣速率應用

因此，數字數據采樣速率要求因應用而異，并不存在一種萬(wàn)能的采樣速率。所以，面向廣闊市場(chǎng)的ADC需要支持寬范圍的可編程數字數據采樣速率。

圖4展示了一個(gè)具有外部數字主機的廣義ADC數字數據接口。需要注意的是，本文中討論的數字數據接口不包括器件配置控制接口，如SPI或I²C。

圖4.廣義ADC數字數據接口

核心ADC利用速率為f_sin的采樣時(shí)鐘對模擬輸入采樣，如圖4所示。在大多數數據手冊中，輸入采樣時(shí)鐘本身一般表示為MCLK。最終數字輸出數據的采樣速率為f_odr。通常，這些引腳在數據手冊中標記為ODR、DRDY或CONVST時(shí)鐘。本文使用ODR時(shí)鐘這個(gè)總稱(chēng)來(lái)表示數字輸出數據時(shí)鐘。

ADC核心的采樣速率f_sin取決于A(yíng)DC架構。數字輸出數據速率f_odr取決于外部數字主機的數據接口要求。在大多數ADC信號鏈應用中，f_sin和f_odr可以具有不同的值并且不相關(guān)。因此需要進(jìn)行采樣速率轉換，將ADC核心的f_sin數據映射為f_odr的數字輸出數據。以下部分將討論眾所周知的ADC架構（如奈奎斯特ADC和過(guò)采樣ADC）中使用的傳統采樣速率轉換技術(shù)。此外，我們將深入了解其他相關(guān)的數字數據接口要求。

奈奎斯特速率ADC中的采樣速率轉換

在奈奎斯特速率轉換器中，ADC核心的采樣頻率是模擬輸入帶寬fin的兩倍。此類(lèi)別下最常見(jiàn)的例子是奈奎斯特速率SAR ADC，其輸入和輸出采樣速率相同。因此，數字輸出數據速率時(shí)鐘ODR可以復用為ADC核心采樣時(shí)鐘MCLK。在SAR ADC數據手冊中，數字輸出數據時(shí)鐘表示為CONVST或DRDY。但如前所述，本文將所有這些時(shí)鐘統稱(chēng)為ODR時(shí)鐘。ODR和MCLK組合可簡(jiǎn)化數字數據接口，如圖5所示，僅需一條時(shí)鐘布線(xiàn)。由于時(shí)鐘由外部時(shí)鐘源或外部數字主機提供并控制，因此ADC由外部提供時(shí)鐘。這意味著(zhù)ADC是在外部托管模式下運行。

圖5.托管模式中奈奎斯特速率轉換器的簡(jiǎn)化數字數據接口

根據應用要求和模擬輸入帶寬，很容易調整采樣速率f_odr。通過(guò)調整f_odr，我們還能調整ADC核心的采樣時(shí)鐘速率f_sin。另一個(gè)優(yōu)點(diǎn)是，當調整f_odr時(shí)，整個(gè)ADC的功耗也會(huì )線(xiàn)性地調整。這種簡(jiǎn)化的數字數據接口還有許多其他延伸的好處，其中一個(gè)是多通道應用中易于同步。

易于同步

在單通道ADC應用中，提供給ADC的本地時(shí)鐘會(huì )固有地將數字數據與給定時(shí)鐘同步。在多通道ADC應用中，挑戰是要保證多個(gè)模擬輸入的同步采樣，以及數字數據與ODR時(shí)鐘邊沿同步以進(jìn)行進(jìn)一步數字處理。多通道同步應用有很多廣為人知的例子，例如音頻應用，其中左右通道具有特定的同步要求。另一個(gè)典型例子是監測電網(wǎng)中的各種電力線(xiàn)。在每條電力線(xiàn)內部，電壓、電流和功率輸入測量需要同步。利用奈奎斯特速率ADC，如圖6所示，通過(guò)共享ODR時(shí)鐘并對其路由進(jìn)行良好規劃，可以輕松實(shí)現多通道同步。規劃良好的路由可以確保ODR時(shí)鐘以相同延遲傳播到每個(gè)ADC，并提供盡可能好的通道同步。

圖6.簡(jiǎn)化奈奎斯特速率采樣速率轉換器中的同步

簡(jiǎn)化的數字數據接口是奈奎斯特速率轉換器的一個(gè)重要優(yōu)勢。下面討論其無(wú)法勝任的一些數字數據接口挑戰。

奈奎斯特速率控制的局限性

噪聲調整

在基于應用的模擬輸入帶寬的奈奎斯特速率轉換器中，可以輕松調整數字數據時(shí)鐘。時(shí)鐘調整可帶來(lái)功耗上的優(yōu)勢，但由于所謂混疊折返現象，ADC噪聲會(huì )增加。奈奎斯特采樣準則的延伸是，任何超出奈奎斯特頻率的信息都會(huì )折返或混疊回到目標頻帶。ADC的模擬輸入會(huì )有大量來(lái)自信號源和輸入模擬電路的干擾信息或噪聲，其延伸到非常高的頻率。ADC采樣導致任何超過(guò)f_sin/2的輸入噪聲折返，使得目標輸入帶寬中的噪聲增加。如圖7所示，隨著(zhù)采樣速率降低，會(huì )有更多這樣的外部噪聲折返，從而增加ADC輸出中的噪聲。

圖7.輸入噪聲折返與采樣頻率的關(guān)系

時(shí)鐘時(shí)序約束

對于SAR ADC，模擬輸入采樣時(shí)鐘需要兩個(gè)階段，如圖9a所示。一個(gè)是采樣階段，其中ADC的輸入采樣電容對模擬輸入充電；另一個(gè)是轉換階段，其中該采樣數據被數字化。為了獲得盡可能好的ADC性能，ADC的采樣電路一般存在最短采樣時(shí)間要求。因此，生成此時(shí)鐘的外部數字主機或時(shí)鐘源需要遵守這些時(shí)序約束。

時(shí)鐘抖動(dòng)

應用電路板上的時(shí)鐘路由對時(shí)鐘源的電源噪聲或與電路板上的其他信號耦合敏感，因為該噪聲會(huì )增加時(shí)鐘邊沿的不確定性。時(shí)鐘邊沿的不確定性被稱(chēng)為抖動(dòng)，采樣時(shí)鐘上有多種類(lèi)型的時(shí)鐘抖動(dòng)會(huì )影響ADC的性能。最常見(jiàn)的是周期間均方根抖動(dòng)，其增加了模擬信號采樣點(diǎn)的可變性，導致性能下降，如圖8所示。有關(guān)均方根時(shí)鐘抖動(dòng)對ADC性能的影響的更多詳細信息，請參閱相關(guān)文章2。

圖8.時(shí)鐘抖動(dòng)引起模擬輸入采樣點(diǎn)的不確定性

總結一下，時(shí)鐘抖動(dòng)導致ADC數據的誤差增加可以量化為信噪比(SNR)的降低：

其中σ_j為均方根抖動(dòng)。

當數字主機或時(shí)鐘源的噪聲很高時(shí)，式1意味著(zhù)要達到所需的SNR_j，我們要么限制輸入帶寬，要么采用額外的技術(shù)來(lái)濾除時(shí)鐘噪聲。

時(shí)鐘抖動(dòng)是多通道應用的一個(gè)更嚴重挑戰，平衡同步和長(cháng)時(shí)鐘布線(xiàn)引起的抖動(dòng)增加需要良好的時(shí)鐘架構規劃3。在這種情況下，需要采取適當的隔離和緩沖措施以確保ADC具有低噪聲時(shí)鐘。隔離可利用常見(jiàn)的數字隔離器實(shí)現，但需要增加設計復雜度和功耗方面的預算。

圖9.奈奎斯特速率轉換器數據接口的局限性：(a) 時(shí)鐘時(shí)間約束       (b) 多通道應用中的隔離要求

了解奈奎斯特速率ADC中的采樣速率控制之后，我們看一下過(guò)采樣ADC中使用的采樣速率控制技術(shù)。

過(guò)采樣ADC中的采樣速率轉換

如本系列之前的文章所述，對連續時(shí)間信號進(jìn)行采樣和數字化會(huì )有信息損失，并且會(huì )在采樣輸出中引入量化噪聲。有一類(lèi)ADC遵循這樣的原則，即樣本數越大，精度越高，量化噪聲誤差越小。因此，其模擬輸入采樣速率高于奈奎斯特采樣速率，這被稱(chēng)為過(guò)采樣。一些新型精密SAR ADC使用這種過(guò)采樣技術(shù)，被稱(chēng)為過(guò)采樣SAR ADC。圖10a顯示了過(guò)采樣SAR ADC的噪聲優(yōu)勢。另一類(lèi)使用過(guò)采樣概念的ADC是Σ-Δ型ADC⁴，其量化噪聲Qe被進(jìn)一步整形并向外推出，以提高目標輸入帶寬中的性能。圖10b顯示了Σ-Δ型調制器的量化噪聲的噪聲整形特性。在數學(xué)上，采樣頻率為OSR × f_odr/2，其中OSR為過(guò)采樣率。

圖10.(a) 過(guò)采樣SAR ADC的頻譜，(b) Σ-Δ型ADC的頻譜

如果直接將核心ADC的過(guò)采樣數據與外部數字主機接口，那么后者將要接受許多冗余信息，導致過(guò)載。此外，在某些情況下，主機可能不支持這種高數字數據速率傳輸所需的嚴格時(shí)序約束，而且還會(huì )導致高功耗。因此，最優(yōu)方式是僅提供目標輸入帶寬中的性能優(yōu)化數據。這意味著(zhù)，輸出數字數據速率應降低或抽取到奈奎斯特速率(2 × f_in)，或奈奎斯特速率的幾倍，具體取決于應用需要。因此，需要一種采樣速率轉換器來(lái)將ADC核心數據的高采樣速率f_sin映射為所需的f_odr。

有一種稱(chēng)為抽取的傳統數字采樣速率轉換技術(shù)，它能以2^N的倍數濾波和抽取核心ADC數據，如圖11所示。向ADC提供稱(chēng)為MCLK的輸入采樣時(shí)鐘。所需的數字輸出數據采樣速率(ODR/DRDY)時(shí)鐘——其為MCLK的分頻版本——作為輸出提供?；谒璧某槿÷?，通過(guò)設置N來(lái)實(shí)現分頻比。對于f_odr編程，為了獲得更精細的分辨率，MCLK也可以根據應用的輸入帶寬要求進(jìn)行調整。觀(guān)察過(guò)采樣ADC的數字數據接口，ODR時(shí)鐘由ADC給出和控制。這意味著(zhù)ADC提供該時(shí)鐘，在主機模式下其名稱(chēng)為ADC。

圖11.離散時(shí)間Σ-Δ(DTSD) ADC的數字數據接口

因此，將抽取用作采樣速率轉換技術(shù)時(shí)，ADC能以較低輸出數據速率提供高性能數字數據。但是，這種技術(shù)也有自己的局限性。

使用抽取控制采樣速率的局限性

非線(xiàn)性噪聲、功耗調整

在可變速率應用中，抽取率和MCLK兩者或其中之一可以調整。當僅提高抽取率時(shí)，f_odr降低，噪聲隨著(zhù)數字濾波器濾除更多量化噪聲而降低。只有數字濾波器的功耗線(xiàn)性降低。如果像在SAR ADC中討論的那樣降低MCLK，則整個(gè)ADC的功耗會(huì )線(xiàn)性降低，但噪聲會(huì )因為混疊折返而增加。

許多系統同時(shí)調整ADC的MCLK和抽取率來(lái)實(shí)現寬范圍的ODR，但這種方法可能導致測量噪聲性能或系統功耗性能發(fā)生不希望的階躍變化。

時(shí)鐘抖動(dòng)

由于輸入采樣時(shí)鐘頻率f_sin更高，因此過(guò)采樣ADC對時(shí)鐘抖動(dòng)的敏感性比奈奎斯特速率SAR ADC更高，如式1所示。所以，時(shí)鐘源和MCLK的時(shí)鐘路由應基于應用容許的抖動(dòng)噪聲來(lái)規劃。無(wú)論單通道還是多通道應用信號鏈，應用電路板上都會(huì )有許多切換信號在運行。來(lái)自這種高噪聲信號的耦合會(huì )提高M(jìn)CLK上的時(shí)鐘抖動(dòng)。因此，為了獲得最優(yōu)ADC性能，需要利用數字隔離器來(lái)滿(mǎn)足MCLK的隔離需求。這種額外的設計規劃會(huì )帶來(lái)面積和功耗方面的成本。如前所述，為了讓f_odr編程具有更精細的分辨率，MCLK也會(huì )調整。然而，具有所需f_sin值和抖動(dòng)性能的MCLK時(shí)鐘源可能很有限。

同步

實(shí)現同步是過(guò)采樣ADC的另一個(gè)挑戰。通常，Σ-Δ型ADC中提供一個(gè)稱(chēng)為SYNC_IN的額外引腳用于同步。SYNC_IN引腳的觸發(fā)會(huì )啟動(dòng)對模擬輸入的同步采樣以及抽取濾波器的復位。經(jīng)過(guò)數字濾波器建立時(shí)間之后，數字輸出數據是同步的。數字濾波器建立期間的數字輸出數據是中斷的，如圖12所示。它還假設，所有ADC的MCLK和SYNC_IN命令是同步的。在高采樣速率時(shí)鐘上實(shí)現這種同步，特別是在有隔離器或頻率合成器的情況下，會(huì )是一個(gè)巨大挑戰。一種致力于解決數據中斷和同步挑戰的系統解決方案是時(shí)鐘頻率合成器電路，例如PLL，它會(huì )為所有通道生成同步的MCLK。

圖12.發(fā)生數據中斷的DTSD ADC中的同步

快速總結一下，當觸發(fā)SYNC_IN引腳時(shí)，PLL環(huán)路啟動(dòng)與參考時(shí)鐘的時(shí)鐘同步。在PLL建立期間，MCLK速率會(huì )調整，使得在建立結束時(shí)，輸入ADC采樣邊沿和ODR時(shí)鐘邊沿同步。有關(guān)該解決方案的原理和細節，請參閱“同步關(guān)鍵分布式系統時(shí)，最新Σ-Δ ADC架構可避免數據流中斷”⁵。

圖13.基于PLL的DTSD ADC同步解決方案

要點(diǎn)是，與SAR ADC相比，Σ-Δ型ADC或過(guò)采樣SAR ADC的同步多出了板載電路、PLL或時(shí)鐘頻率合成器要求，這會(huì )增加設計復雜性和功耗。ADI公司探索了另一種新穎的技術(shù)，稱(chēng)為同步采樣速率轉換，它能在一定程度上幫助化解同步挑戰。

同步采樣速率轉換(SRC)

對于已討論的簡(jiǎn)單抽取的若干挑戰，一種解決方案是使用同步采樣速率轉換⁶。SRC的優(yōu)點(diǎn)是抽取率可以是f_sin的任何整數或小數倍，從而可以更精細地控制f_odr。ADI探索了該技術(shù)，并將其與AD7770中的精密DTSD轉換器配對使用。有關(guān)SRC的更多細節，請參閱AD7770的數據手冊或參考資料。

重點(diǎn)是，SRC中能以精細分辨率對f_odr進(jìn)行編程，因此同步變得更容易。例如，抽取率能以非常精細的步進(jìn)變化，而無(wú)需調整外部MCLK。因此，當觸發(fā)SYNC_IN時(shí)，通道將會(huì )同步，如圖14所示。

圖14.使用SRC實(shí)現多通道同步

在不調整MCLK的情況下實(shí)現更精細的f_odr，可以克服簡(jiǎn)單抽取技術(shù)的大多數局限性。SRC也有自己的局限性和挑戰需要克服。

SRC的局限性

SRC并未解決讓所有通道具有相同MCLK的同步挑戰。

時(shí)鐘抖動(dòng)/同步

在MCLK抖動(dòng)方面，SRC具有與簡(jiǎn)單抽取采樣速率控制相同的局限性。ADC性能對高f_sin引起的時(shí)鐘抖動(dòng)的敏感性，需要通過(guò)MCLK的隔離柵或噪聲濾波電路來(lái)解決。在多通道應用中，由于MCLK要路由到多個(gè)ADC通道，因此這一挑戰的難度進(jìn)一步加大。為了實(shí)現同步，MCLK和SYNC_IN引腳信號需要同步，如圖16a所示。挑戰在于，所有時(shí)鐘同時(shí)到達ADC，與時(shí)鐘到PCB的距離和隔離柵可能造成的延遲相關(guān)。需要建立包括隔離柵和路由架構在內的精心設計的時(shí)鐘方案，以確保所有ADC通道經(jīng)歷同樣的延遲，包括路徑中的隔離器。

接口模式

到目前為止，所討論的數字數據接口是主機模式和托管模式，其與ADC核心架構相關(guān)。例如，奈奎斯特速率ADC的數字數據時(shí)鐘由外部時(shí)鐘源或數字主機控制并提供。因此，它們只能被設置為托管模式。過(guò)采樣ADC提供并控制外部數字主機的數字時(shí)鐘。因此，它們只能被設置為主機模式。由此可見(jiàn)，上面討論的所有采樣速率控制技術(shù)存在一個(gè)普遍的局限性，那就是不能獨立地規劃數據接口。

對于大多數數字數據接口挑戰，一種解決方案是將MCLK時(shí)鐘域和ODR時(shí)鐘域解耦。因此，ADI公司重新引入了新穎的異步采樣速率轉換技術(shù)，使得ODR時(shí)鐘和數據接口時(shí)鐘相互獨立，從而打破了ADC核心架構長(cháng)久以來(lái)的障礙，ODR時(shí)鐘的選擇和控制不再受限。

異步采樣速率轉換

ASRC在數字域中以f_sin對核心ADC數據重新采樣，并將其映射到任何所需的輸出數據速率。ASRC可以被認為是能夠實(shí)現任何非整數抽取的數字濾波器。然而，為了實(shí)現優(yōu)化的性能、面積和功耗，應由ASRC處理小數抽取，然后由一個(gè)簡(jiǎn)單的抽取濾波器來(lái)處理整數抽取，如圖15所示。ASRC對ADC核心數據重新采樣，并以f_sin/N × f_odr抽取數據。ASRC的輸出數據速率為N × f_odr。同時(shí)，抽取濾波器得到所需的÷N抽取。

在某種形式的ASRC實(shí)現中，系數f_sin/N × f_odr可以由信號鏈設計人員根據ADC的f_sin、所需f_odr和從ADC上實(shí)現的抽取濾波器獲知的N來(lái)設置。這類(lèi)似于設置SRC中的抽取率，不同點(diǎn)是抽取比率可以是無(wú)理數比率，并且支持非常精細的分辨率。在這種情況下，如同在SRC中，ODR時(shí)鐘與MCLK同步，并且是在片內通過(guò)MCLK分頻而產(chǎn)生的輸出。

另一種形式的ASRC實(shí)現是，ODR時(shí)鐘由外部時(shí)鐘源或類(lèi)似于奈奎斯特速率轉換器的數字主體提供。在這種情況下，ASRC具有內部時(shí)鐘頻率合成器，它會(huì )計算f_sin/N × f_odr比率，并為ASRC和抽取濾波器產(chǎn)生所需的時(shí)鐘。ODR無(wú)需與MCLK同步，可以獨立設置為任何采樣速率。

圖15.ASRC實(shí)現：(a) 設置比率，(b) 片內計算比率

因此，無(wú)論何種形式，ASRC技術(shù)都支持信號鏈設計人員以細粒度設置f_odr，并打破長(cháng)久以來(lái)的限制，即f_odr以輸入采樣速率的整數或小數比為限。結果是，ODR時(shí)鐘的采樣速率和時(shí)序要求現在純粹屬于數字接口的功能范圍，并且完全與ADC的輸入采樣頻率無(wú)關(guān)。這兩種實(shí)現形式的任何一種都展現了ASRC的優(yōu)勢，信號鏈設計人員因而得以簡(jiǎn)化數字數據接口設計。

ASRC的價(jià)值主張

MCLK和ODR時(shí)鐘解耦

在任何一種實(shí)現形式中，由于能以更精細的分辨率設置/調整f_odr（調整幅度可以是幾分之一赫茲），因此ASRC允許獨立選擇MCLK和ODR時(shí)鐘速率。MCLK速率f_sin可以根據ADC性能和時(shí)鐘抖動(dòng)要求來(lái)選擇，而ODR時(shí)鐘f_odr可以根據數字數據接口要求來(lái)實(shí)現。

時(shí)鐘抖動(dòng)

在奈奎斯特速率轉換器和過(guò)采樣ADC中，我們都看到MCLK和ODR相關(guān)，需要調整MCLK以實(shí)現更精細分辨率的f_odr。然而，能夠匹配任何f_sin速率的MCLK之時(shí)鐘抖動(dòng)要求的時(shí)鐘源是有限的。因此，需要權衡MCLK抖動(dòng)引起的ADC性能降低和f_odr的可能分辨率。就ASRC而言，可以選擇MCLK源以提供最佳的時(shí)鐘抖動(dòng)，因為f_sin的值可以獨立選擇，與ODR無(wú)關(guān)。

接口模式

ASRC讓MCLK和ODR的時(shí)鐘速率不再相關(guān)，因此接口模式的選擇有一定的自由度。任何具有ASRC后端的ADC都可以獨立配置為主機或托管外設，而不用考慮ADC核心架構。

同步

在先前討論的多通道同步技術(shù)中，MCLK時(shí)鐘路由有嚴格的要求。需要規劃隔離柵和時(shí)鐘架構以滿(mǎn)足時(shí)鐘抖動(dòng)和同步要求?，F在，每個(gè)通道的MCLK源可以是獨立的，如圖16b所示。在主機工作模式下，抽取率可以獨立設置以實(shí)現同步。在托管模式下，如圖16b所示，ODR可以共享和同步。由于ODR時(shí)鐘的速率較低且只是一個(gè)數字數據選通時(shí)鐘，因此它沒(méi)有像MCLK那么嚴格的抖動(dòng)要求，故而可以放松對隔離柵或時(shí)鐘路由的嚴格要求。

圖16.(a) 使用SRC的Clock和SYNC_IN分配    (b) 利用ASRC簡(jiǎn)化時(shí)鐘和同步

總之，ASRC開(kāi)辟了創(chuàng )新和簡(jiǎn)化與外部數字主機接口的探索之道。此外，MCLK可以是獨立的，因而它非常適合與CTSD ADC配對使用。

ASRC與CTSD ADC配對

CTSD ADC核心對過(guò)采樣和噪聲整形的Σ-Δ概念也有效，同時(shí)提供電阻輸入、參考驅動(dòng)和固有混疊抑制等架構優(yōu)勢。這些特性大大簡(jiǎn)化了模擬輸入前端設計。如第2部分所討論，由于核心ADC環(huán)路是一個(gè)連續時(shí)間系統，因此將環(huán)路系數調整為數據手冊中指定的固定輸入采樣速率。

CTSD ADC的局限性是MCLK不能像在DTSD或SAR ADC中那樣調整。如果CTSD ADC與SRC配對，則ODR將是該固定采樣時(shí)鐘的函數。這會(huì )限制CTSD ADC的使用范圍。應用需要的ODR可以是該固定f_sin的無(wú)理數比。此外，CTSD ADC要求該MCLK精確且具有低抖動(dòng)，以實(shí)現優(yōu)化ADC性能。例如，精度要求可以是±100ppm左右，均方根抖動(dòng)為10 ps。因此，MCLK將需要一個(gè)規劃良好的時(shí)鐘架構，以保證多通道應用中的抖動(dòng)噪聲較低。MCLK是高頻時(shí)鐘，因而挑戰難度加大。

ASRC能讓MCLK和ODR解耦，非常適合應對CTSD ADC架構的局限性。MCLK時(shí)鐘源可以在本地且靠近ADC，避免長(cháng)時(shí)鐘布線(xiàn)及耦合到其他信號，導致抖動(dòng)噪聲增加。因此，ASRC與CTSD ADC的組合帶來(lái)一類(lèi)新的ADC，其既有CTSD ADC的架構優(yōu)勢，又能克服固定、低抖動(dòng)MCLK的局限性。

結論

ASRC讓信號鏈設計人員可以獨立地以粒度選擇所需的輸出數據速率。另一個(gè)優(yōu)點(diǎn)是，由于輸入采樣時(shí)鐘和ODR時(shí)鐘解耦，多通道應用中可以有效地規劃數字隔離。自由地配置數據接口而不用考慮核心ADC架構，是對信號鏈的另一種簡(jiǎn)化。本文有助于了解相比于傳統采樣速率轉換，ASRC給數字數據接口帶來(lái)的各種優(yōu)點(diǎn)和簡(jiǎn)化。一般而言，ASRC可以與任何ADC核心架構配對，但與CTSD ADC配對可以簡(jiǎn)化模擬輸入端及數字數據端的完整信號鏈設計。明確ASRC的需求和價(jià)值主張之后，請留意后續文章，我們將深入闡述ASRC的概念及其構建模塊。這些細節有助于信號鏈設計人員了解與ASRC相關(guān)的性能指標，并在應用中發(fā)揮其優(yōu)勢。

參考資料

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AD1893數據手冊。ADI公司。

作者簡(jiǎn)介

Abhilasha Kawle是ADI公司線(xiàn)性和精密技術(shù)部模擬設計經(jīng)理，工作地點(diǎn)位于印度班加羅爾。她于2007年畢業(yè)于班加羅爾印度科學(xué)理工學(xué)院，獲電子設計和技術(shù)碩士學(xué)位。聯(lián)系方式：abhilasha.kawle@analog.com。

Naiqian Ren是ADI公司在愛(ài)爾蘭科克的精密轉換器技術(shù)部門(mén)的應用工程師，Naiqian于2007年加入ADI公司，擁有都柏林城市大學(xué)的電氣工程學(xué)士學(xué)位和利默里克大學(xué)的VLSI系統碩士學(xué)位。聯(lián)系方式：naiqian.ren@analog.com。

Mayur Anvekar是ADI公司在印度班加羅爾的線(xiàn)性精密技術(shù)部門(mén)的模擬設計經(jīng)理。Mayur擁有嵌入式系統碩士學(xué)位，在數字設計和驗證領(lǐng)域擁有近15年的經(jīng)驗。聯(lián)系方式：mayur.anvekai@analog.com。

作者：ADI模擬設計經(jīng)理 Abhilasha Kawle，ADI應用工程師Naiqian Ren，ADI數字設計經(jīng)理 Mayur Anvekar

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