數據轉換器充當現實(shí)模擬世界與數字世界之間的橋梁已有數十年的歷史。從占用多個(gè)機架空間并消耗大量電能（例如DATRAC 11位50kSPS真空管ADC的功耗為500W）的分立元件起步，數據轉換器現已蛻變?yōu)楦叨燃傻膯涡酒琁C。從第一款商用數據轉換器誕生以來(lái)，對更快數據速率的無(wú)止境需求驅動(dòng)著(zhù)數據轉換器不斷向前發(fā)展。ADC的最新化身是采樣速率達到GHz的RF采樣ADC。

 

早先的ADC設計使用的數字電路非常少，主要用于糾錯和數字驅動(dòng)器。新一代GSPS（每秒千兆樣本）轉換器（也稱(chēng)為RF采樣ADC）利用尖端65nm CMOS技術(shù)實(shí)現，可以集成許多數字處理功能來(lái)增強ADC的性能。這樣，數據轉換器便從20世紀90年代中期和21世紀早期的大A （模擬）小D（數字）式ADC變身為現在的小A大D式ADC。

 

這并不意味著(zhù)模擬電路及其性能已衰退，而是說(shuō)數字電路的數量已大幅增加，與模擬性能互為補充。這些增加的特性使得ADC能夠在A(yíng)DC芯片中快速執行大量數字處理，分擔FPGA的一些數字處理負荷。這就為系統設計人員開(kāi)啟了許多其它可能性?，F在，采用這些先進(jìn)的新型GSPS ADC，系統設計人員針對各種各樣的平臺只需設計一種硬件，然后高效率地利用軟件重新配置該硬件，便可適應新的應用。

 

增強的高速數字處理

不斷縮小的CMOS工藝尺寸和先進(jìn)的設計架構相結合，意味著(zhù)ADC終于也能利用數字處理技術(shù)來(lái)改善性能。該突破是在20世紀90年代早期實(shí)現的，自此之后，ADC設計人員再也沒(méi)有回頭。隨著(zhù)硅工藝的改進(jìn)（從0.5μm、0.35μm、0.18μm到65nm），轉換速度也得到提高。但是，幾何尺寸縮小使得晶體管變小，雖然速度更快（因而帶寬更高），但就模擬設計性能而言，某些特性變得略差，例如Gm（跨導）。以前，這要通過(guò)增加更多校正邏輯來(lái)補償。然而，那時(shí)的硅仍很昂貴，導致ADC內部的數字電路數量相對較少。圖1所示為一個(gè)實(shí)例的功能框圖。

 

圖1：集成極少數字糾錯邏輯的早期單芯片ADC

 

隨著(zhù)硅技術(shù)發(fā)展到深亞微米尺寸（如65nm），數據轉換器除了內核能夠跑得更快（1GSPS或更高）以外，規模經(jīng)濟性還使其可以增加大量數字處理。這是再次審視后發(fā)現的一個(gè)突破性進(jìn)展。通常，根據系統性能和成本要求，數字信號處理是由ASIC或FPGA處理。ASIC是專(zhuān)用電路，開(kāi)發(fā)需要耗費大量資金。因此，設計人員通常會(huì )讓ASIC設計長(cháng)期運行，以擴大ASIC開(kāi)發(fā)的投資回報。FPGA比ASIC便宜，不需要巨額開(kāi)發(fā)預算。然而，由于FPGA追求支持所有應用，所以其信號處理能力會(huì )受到速度和功效的限制。這是可以理解的，因為它具備ASIC所不具備的靈活性和重新配置能力。圖2所示為一個(gè)具有可配置數字處理模塊的RF采樣ADC（也稱(chēng)為GSPS ADC）的功能框圖。

 

圖2：集成數字處理模塊的GSPS ADC

 

新一代GSPS ADC將徹底改變無(wú)線(xiàn)電設計，因為其為設計提供了極大的靈活性，下面將討論其中幾點(diǎn)。

 

高速數字處理

早先的無(wú)線(xiàn)電利用模擬混頻器和級聯(lián)數字下變頻器（DDC）的混合結構來(lái)將信號降頻至基帶以供處理，這涉及到大量硬件（模擬混頻）和電源（模擬域和ASIC/FPGA中的DDC域）。新一代RF采樣ADC的出現，使得DDC可以在充斥定制數字邏輯的ADC內部高速運行，這意味著(zhù)處理的功效要高得多。

 

通過(guò)JESD204B提供I/O靈活性

新一代RF采樣ADC不僅具有GSPS采樣能力，而且拋棄了過(guò)時(shí)的LVDS輸出，轉而采用高速串行接口。新的JEDEC JESD204B規范允許數字輸出數據通過(guò)CML（電流模式邏輯）以每通道最高12.5Gbps的高通道速率傳輸，這就提供了高水平的I/O靈活性。例如，ADC既可在全帶寬模式下工作并在多個(gè)通道上傳輸數字數據，也可使用其中一個(gè)可用DDC并在一個(gè)通道上傳輸抽取的/經(jīng)處理的數據，只要輸出通道速率低于每通道12.5Gbps即可。

 

可擴展的硬件設計

在硬件設計方面，DDC的使用提供了更高的靈活性。系統設計人員現在可以?xún)鼋YADC和FPGA的硬件設計，然后只需進(jìn)行細微的變更，重新配置系統便可適應不同的帶寬，只要ADC能夠支持。例如，利用所提供的DDC，一個(gè)無(wú)線(xiàn)電既可設計為全帶寬ADC（RF采樣ADC），也可設計為IF采樣ADC（中頻ADC）。唯一的系統變更將是在RF側，針對IF ADC可能需要增加極少的混頻。絕大部分變更將是在軟件中進(jìn)行，配置ADC以支持新的帶寬。不過(guò)，ADC+FPGA硬件設計可以基本保持不變。這就形成了一個(gè)基準硬件設計，其可以適用于許多平臺，軟件要求是其唯一變數。

 

更多其他特性

深亞微米CMOS工藝帶來(lái)的高集成度開(kāi)創(chuàng )了ADC的新時(shí)代——越來(lái)越多的特性被內置于A(yíng)DC中。其中包括支持高效AGC（自動(dòng)增益控制）的快速檢測CMOS輸出，以及信號監控（如峰值檢波器）。所有這些特性都有助于系統設計，減少外部器件，縮短設計時(shí)間。

 

通信接收機設計更加靈活

一個(gè)非常常見(jiàn)的ADC使用案例是通信接收機系統設計。圖3所示為較早一代無(wú)線(xiàn)電接收機的功能框圖。

 

圖3：用于蜂窩無(wú)線(xiàn)電的寬帶數字接收機

 

GSM無(wú)線(xiàn)電接收機的一般規格要求ADC的噪聲頻譜密度（NSD）至少為153 dBFS/Hz或更佳。眾所周知，NSD與ADC的SNR存在如下關(guān)系：

 

NSD = SNR + 10 log10 (fs ÷ 2)
 

其中：SNR的單位為dBFS

 

fs=ADC采樣速率

 

常規軟件無(wú)線(xiàn)電設計

在寬帶無(wú)線(xiàn)電應用中，對高達50MHz的頻段同時(shí)進(jìn)行采樣和轉換并不是罕見(jiàn)的事。為了正確地對50MHz頻段進(jìn)行數字化，ADC將需要至少5倍的采樣帶寬，即至少約250 MHz。將這些數值代入上式，ADC達到–153dBFS/Hz NSD要求所需的SNR約為72dBFS。

 

圖4顯示了利用250MSPS ADC對50MHz頻段有效采樣所采用的頻率規劃。該圖還顯示了二次和三次諧波頻段的位置。

 

圖4：采用250 MSPS ADC的50MHz寬帶無(wú)線(xiàn)電的頻率規劃

 

ADC采樣的頻率都會(huì )落在A(yíng)DC的第一奈奎斯特（DC—125MHz）頻段。這種現象稱(chēng)為混疊，因此這些頻率包括目標頻段、折回或混疊到第一奈奎斯特頻段的二次和三次諧波，如圖5所示，說(shuō)明如下：

 

圖5：顯示在第一奈奎斯特區中的可用頻段，含二次和三次諧波

 

除NSD規格外，GSM、LTE和LTE-A等蜂窩通信標準還對SFDR（無(wú)雜散動(dòng)態(tài)范圍）有其它嚴格要求。這給前端設計帶來(lái)了很大壓力；對目標頻段中的信號進(jìn)行采樣時(shí)，前端能夠衰減干擾信號。

 

注意，常規無(wú)線(xiàn)電前端設計的SFDR規格，即抗混疊濾波器要求很難達到。滿(mǎn)足SFDR要求的最佳抗混疊濾波器（AAF）解決方案是采用帶通濾波器。通常，此類(lèi)帶通濾波器為五階或更高階。一款可以滿(mǎn)足此類(lèi)應用的SNR（或NSD）和SFDR要求的合適ADC是16位250 MSPS模數轉換器AD9467，采用AD9467的蜂窩無(wú)線(xiàn)電應用前端設計將類(lèi)似圖6所示。

 

圖6：包括放大器、抗混疊濾波器和250 MSPS ADC的前端設計

 

滿(mǎn)足SFDR要求的AAF的頻率響應如圖7所示。此系統的實(shí)現不是不可能，但存在很多設計難題。帶通濾波器涉及到大量器件，是最難實(shí)現的濾波器之一。器件選擇非常重要，任何不匹配都會(huì )導致ADC輸出中出現不需要的雜散（SFDR）。除了非常復雜以外，任何阻抗不匹配都會(huì )影響濾波器的增益平坦度。為了優(yōu)化該濾波器設計以滿(mǎn)足帶通平坦度和阻帶抑制要求，需要做相當多的設計工作。

 

圖7：圖6所示前端的帶通響應

 

雖然這種無(wú)線(xiàn)電設計的前端實(shí)現很復雜，但它確實(shí)有效，如圖8中的SNR/SFDR性能與頻率的關(guān)系曲線(xiàn)所示。

 

圖8：圖6所示16位250 MSPS ADC設計的SNR/SFDR與頻率的關(guān)系

 

205 MHz時(shí)的FFT如圖9所示。然而，系統實(shí)現因為下列原因而變得復雜：

 

1、濾波器設計。

 

2、FPGA必須提供專(zhuān)用I/O端口來(lái)捕捉LVDS數據（16對），這會(huì )使PCB設計復雜化。

 

3、FPGA還需要留出一些處理能力來(lái)進(jìn)行數字信號處理。

 

圖9：圖6所示16位250 MSPS ADC設計在205MHz時(shí)的FFT

 

RF采樣ADC簡(jiǎn)化并加速設計

RF采樣ADC方法采用過(guò)采樣技術(shù)，然后抽取數據以改善動(dòng)態(tài)范圍。深亞微米CMOS技術(shù)提供的速度優(yōu)勢與高數字集成度能力相結合，開(kāi)創(chuàng )了RF采樣ADC的新紀元，它現在能執行大量重要處理，而不只是簡(jiǎn)單的模數轉換。這些ADC擁有更多的數字電路，支持高速信號處理。

 

對系統設計人員來(lái)說(shuō)，這意味著(zhù)實(shí)現起來(lái)很簡(jiǎn)單，并可獲得其它靈活性，而這在以前一直屬于A(yíng)SIC/FPGA領(lǐng)域。上面的無(wú)線(xiàn)電設計示例也可以利用RF采樣ADC實(shí)現。AD9680（14位、1GSPS JESD204B、雙通道ADC）是一款新型RF采樣ADC，而且還有其它數字處理能力。此ADC在全速率（1GSPS）時(shí)的NSD約為67dBFS?，F在還不用擔心SNR，因為稍后就會(huì )知道。目標頻段與之前相同，但關(guān)于RF采樣ADC奈奎斯特區的頻率規劃要簡(jiǎn)單得多，如圖10所示。這是因為該ADC的采樣頻率（1GHz）是上述例子（250MHz）的4倍。

 

 

圖10：采用1GSPS ADC的50MHz寬帶無(wú)線(xiàn)電的頻率規劃

 

從頻率規劃可知，它實(shí)現起來(lái)要比圖4所示簡(jiǎn)單得多。AAF要求也有所降低，如圖11所示。這種方法的思想是使用簡(jiǎn)單的模擬前端設計，而把數字處理模塊留在RF采樣ADC內以執行繁重的信號處理。

 

圖11：1GSPS ADC的AAF移植

 

過(guò)采樣的好處是將該頻率規劃擴展到整個(gè)奈奎斯特區，即比250 MSPS奈奎斯特區大4倍的區域。這樣就大大降低了濾波要求，一個(gè)簡(jiǎn)單的三階低通濾波器就足夠，而無(wú)需250MSPS ADC方案所用的帶通濾波器。采用RF采樣ADC的簡(jiǎn)化AAF實(shí)現方案如圖12所示。

 

圖12：包括放大器、抗混疊濾波器和1GSPS ADC的前端設計

 

圖13所示為低通濾波器響應性能。同時(shí)顯示了帶通濾波器以作比較。低通濾波器的帶通平坦度更佳，而且就器件不匹配而言更容易管理。其阻抗匹配也更容易實(shí)現。此外，由于器件數量更少，系統成本也更低。簡(jiǎn)化的前端設計可縮短設計時(shí)間。

 

由于現代RF采樣ADC集成了非常多的數字處理功能，因此數字處理可以在A(yíng)DC內部高速進(jìn)行。如上文所述，這樣可以實(shí)現高功效和高I/O效率的設計?，F在，系統設計人員可以利用其FPGA的未使用JESD204B收發(fā)器來(lái)服務(wù)來(lái)自其它RF采樣ADC的數據，這些ADC已對數據進(jìn)行處理（模數轉換、濾波和抽?。?。這樣就可以高效使用FPGA資源，同時(shí)提高無(wú)線(xiàn)電設計的通道數。

 

圖13：250 MSPS ADC和1GSPS ADC的AAF比較

 

利用DDC，ADC可以用作數字混頻器來(lái)調諧至設計需要的任何中頻。本例同樣使用上述頻率規劃。采用¼抽取選項和實(shí)數混頻來(lái)演示ADC性能，如圖14所示。

 

圖14：RF采樣速率為1GSPS，DDC設置為1/4抽取

 

在正?；蛉珟捘Ｊ较?，AD9680的SNR約為66dBFS至67dBFS。當DDC處于工作狀態(tài)且抽取比為¼時(shí)，還可以獲得6dB的額外處理增益[3]。這樣可以確保動(dòng)態(tài)范圍性能保持不變。由于RF采樣ADC以4倍原始采樣速率采樣，因此諧波會(huì )擴展（如圖10所示）。RF采樣ADC中的DDC確保抽取濾波器以數字方式衰減干擾信號。然而，屬于目標頻段內的諧波（更高階或其它）仍會(huì )顯示，因為DDC允許其通過(guò)。引起它的原因可以是放大器偽像或低通濾波器沒(méi)有足夠的衰減能力。低通濾波器可以根據系統要求重新設計，以滿(mǎn)足其它雜散性能要求。

 

圖15顯示了1GSPS ADC的SNR/SFDR與輸入頻率的關(guān)系。數據清楚地表明，DDC的使用使得SNR提高6dB（原因是處理增益），SFDR也得到改善。在全帶寬模式下運行時(shí)，SFDR通常受二次或三次諧波限制，而在DDC模式（¼抽?。┫?，限制因素為最差其它諧波。

 

圖15. 圖12所示14位1 GSPS ADC設計的SNR/SFDR與頻率的關(guān)系

 

抽取輸出的FFT如圖16所示。使用DDC時(shí)，必須采取措施確保目標頻段得到正確處理。本例中，NCO調諧至200MHz，使得目標頻段落在抽取奈奎斯特區的中央。DDC可以方便地消除頻譜中不需要的頻率。因此，FPGA的處理開(kāi)銷(xiāo)更低。

 

圖16：1/4抽取時(shí)1GSPS ADC的205MHz FFT；NCO調諧至200 MHz

 

作為對比，圖17顯示了AD9680在正常（全帶寬）工作模式下的FFT。

 

圖17：全帶寬模式下1 GSPS ADC的205 MHz FFT

 

通過(guò)這些圖形可知，DDC除了能改善帶內噪聲性能之外，還能提供無(wú)干擾諧波的清潔頻譜。由于DDC對數據進(jìn)行濾波和抽?。ㄖ?50MSPS），因此還會(huì )降低輸出通道速率，這使得JESD204B串行接口具有更靈活的選項。系統設計人員可以選擇高通道速率（較昂貴）、低I/O數FPGA或低通道速率（較便宜）、高I/O數FPGA。

 

結論

RF采樣ADC為系統設計提供了獨特的優(yōu)勢，而在幾年前，這是無(wú)法實(shí)現的。業(yè)界期望加速基礎設施的設計和實(shí)現，以便應對更高的帶寬需求。設計時(shí)間和預算不斷縮減，對可擴展、可重新配置、更多由軟件驅動(dòng)的架構的需求催生出新的設計范式。更高帶寬的需求伴隨著(zhù)更高容量的需求。這就給FPGA I/O帶來(lái)了更大的壓力，而RF采樣ADC可以利用內部DDC予以化解。