這里談?wù)勔恍┙?jīng)驗和大家分享，希望能對IC設計的新手有一定的幫助，能使得他們能少走一些彎路!
在IC工業(yè)中有許多不同的領(lǐng)域，IC設計者的特征也會(huì )有些不同。在A(yíng)領(lǐng)域的一個(gè)好的IC設計者也許會(huì )花很長(cháng)時(shí)間去熟悉B領(lǐng)域的知識。在我們職業(yè)生涯的開(kāi)始，我們應該問(wèn)我們自己一些問(wèn)題，我們想要成為怎樣的IC設計者？消費？PC外圍？通信？微處理器或DSP？等等。
IC設計的基本規則和流程是一樣的，無(wú)論啥樣的都會(huì )加到其中。HDL，FPGA和軟件等是幫助我們理解芯片的最好工具。IC的靈魂是知識。因此我們遇到的第一個(gè)挑戰將是獲得設計的相關(guān)信息，然后理解信息并應用它。
但是有些信息不是免費的，我們需要加入一些協(xié)會(huì )或從如IEEE/ISO等那些組織購買(mǎi)一些文檔。設計者應該有很強的背景知識來(lái)很快的理解他們，甚至能改進(jìn)存在的標準或。一個(gè)好的設計者應該應該有足夠的設計技能和工具應用知識并且不斷的積累他們。
例如：
8口以太網(wǎng)轉換HUB控制器
需要知識：IEEE802.3標準，包括10MHZ以太網(wǎng)和100MHZ快速以太網(wǎng)。
相關(guān)領(lǐng)域：異步傳輸模式(ATM)，IEEE802.11無(wú)限局域網(wǎng)，IEEE1394，USB等。
HDL，計算機仿真和只能解決ASIC設計流程的數字部分。如果在IC中有任何模擬部分，他將依賴(lài)模擬設計者或從另外的廠(chǎng)家購買(mǎi)。甚至一些純數字部分也能從另外一些廠(chǎng)家購買(mǎi)以加速上市時(shí)間。那些不是被我們設計的部分稱(chēng)為IP，包括HDL代碼，網(wǎng)表，硬核。對于我們設計的技術(shù)取決于硬核。一些IP是非常貴的，如在USB2.0中的PHY。一些小的公司沒(méi)有足夠的人力和軟件資源來(lái)完成有些工作，甚至他們不能在缺貨期預定足夠的晶原，因此涉及服務(wù)公司取代了他們的工作。但并不是每個(gè)IP都滿(mǎn)足我們的需要，有時(shí)我們需要在購買(mǎi)后作一些修改。我們要在設計前決定所要用到的IPs。
在設計開(kāi)始，設計者必須理解所有相關(guān)的標準、規范和算法。但是有許多方法來(lái)應用這些規范和算法。最好的結構是快速和最小芯片尺寸的結合。不幸的是，快速的需求常常和最小芯片尺寸的需求是對立的。因此，在HDL編碼工作前規劃一個(gè)最優(yōu)的結構也是一個(gè)重要的問(wèn)題。
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例如：
1：除法器
除數被固定。最快的方法是查表，但是這個(gè)方法需要大的內存。我們可以可以從被除數中不斷的減去除數直到新的被除數比除數小。它會(huì )花更多的時(shí)間但用最少的硬件。還有許多的方法來(lái)構建除法器，每種方法都有他自己的優(yōu)點(diǎn)和缺點(diǎn)。
2：圖像處理的動(dòng)態(tài)評估器
從前一個(gè)圖片中發(fā)現最相似的8×8模塊，在整個(gè)電影剪輯中。最基本的有全搜索和三步搜索的方法。許多的論文已經(jīng)討論過(guò)優(yōu)化硬件復雜度和速度的結構，這里我不再祥解釋。
一個(gè)好的設計者應該要被實(shí)際經(jīng)驗培訓和不斷的。我們要在每個(gè)設計工作中非常小心和耐心。因為一個(gè)NRE將會(huì )消耗大量的金錢(qián)和數周的時(shí)間，如果他不小心犯錯，設計者將會(huì )對金錢(qián)和計劃失敗負責。經(jīng)驗和小心也許是來(lái)完成一個(gè)成功的設計項目最好的方法。
以下條款是一些對一個(gè)穩步的和成功的設計的建議：(可能有些朋友也指出了其中的部分，我這里只作簡(jiǎn)要說(shuō)明，可能稍有不同)
命名風(fēng)格：
1、不要用關(guān)鍵字做信號名；
2、不要在中用VERILOG關(guān)鍵字做信號名；
3、命名信號用含義；
4、命名I/O口用盡量短的名字；
5、不要把信號用高和低的情況混合命名；
6、信號的第一個(gè)字母必須是A-Z是一個(gè)規則；
7、使模塊名、實(shí)例名和文件名相同。
編碼風(fēng)格：記住，一個(gè)好的代碼是其他人可以很容易閱讀和理解的。
1、盡可能多的增加說(shuō)明語(yǔ)句；
2、在一個(gè)設計中固定編碼格式和統一所有的模塊，根從項目領(lǐng)導者定義的格式；
3、把全部設計分成適合數量的不同的模塊或實(shí)體；
4、在一個(gè)always/process中的所有信號必須相關(guān)；
5、不要用關(guān)鍵字或一些經(jīng)常被用來(lái)安全綜合的語(yǔ)法；
6、不要用復雜邏輯；
7、在一個(gè)if語(yǔ)句中的所有條件必須相關(guān)；
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設計風(fēng)格
1、強烈建議用同步設計；
2、在設計時(shí)總是記住時(shí)序問(wèn)題；
3、在一個(gè)設計開(kāi)始就要考慮到地電平或高電平復位、同步或異步復位、上升沿或下降沿觸發(fā)等問(wèn)題，在所有模塊中都要遵守它；
4、在不同的情況下用if和case；
5、在鎖存一個(gè)信號或總線(xiàn)時(shí)要小心；
6、確信所有寄存器的輸出信號能夠被復位/置位；
7、永遠不要再寫(xiě)入之前讀取任何內部存儲器(如SRAM)；
8、從一個(gè)時(shí)鐘到另一個(gè)不同的時(shí)鐘傳輸數據時(shí)用數據緩沖，他工作像一個(gè)雙時(shí)鐘FIFO；
9、在VHDL中二維數組可以使用，它是非常有用的。在VERILOG中他僅僅可以使用在測試模塊中，不能被綜合；
10、遵守register-inregister-out規則；
11、像synopsys的DC的綜合工具是非常穩定的，任何bugs都不會(huì )從綜合工具中產(chǎn)生；
12、確保FPGA版本與ASIC的版本盡可能的相似，特別是SRAM類(lèi)型，若版本一致是最理想的；
13、在嵌入式存儲器中使用BIST；
14、虛單元和一些修正電路是必需的；
15、一些簡(jiǎn)單的測試電路也是需要的，經(jīng)常在一個(gè)芯片中有許多測試模塊；
16、除非低功耗不要用門(mén)控時(shí)鐘；
17、不要依靠腳本來(lái)保證設計。但是在腳本中的一些好的約束能夠起到更好的性能(例如前向加法器)；
18、如果時(shí)間充裕，通過(guò)時(shí)鐘做一個(gè)多鎖存器來(lái)取代用MUX；
19、不要用內部tri-state，ASIC需要總線(xiàn)保持器來(lái)處理內部tri-state；
20、在toplevel中作padinsertion；
21、選擇pad時(shí)要小心(如上拉能力，施密特觸發(fā)器，5伏耐壓等)；
22、小心由時(shí)鐘偏差引起的問(wèn)題；
23、不要試著(zhù)產(chǎn)生半周期信號；
24、如果有很多函數要修正，請一個(gè)一個(gè)地作，修正一個(gè)函數檢查一個(gè)函數；
25、在一個(gè)計算等式中排列每個(gè)信號的位數是一個(gè)好習慣，即使綜合工具能做；
26、不要使用HDL提供的除法器；
27、削減不必要的時(shí)鐘。它會(huì )在設計和布局中引起很多麻煩，大多數FPGA有1-4個(gè)專(zhuān)門(mén)的時(shí)鐘通道；
以上是大家在設計中最好遵守的要點(diǎn)，它可以使你的設計更好。
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