【導讀】碳化硅（SiC）的性能潛力是毋庸置疑的，但設計者必須掌握一個(gè)關(guān)鍵的挑戰：確定哪種設計方法能夠在其應用中取得最大的成功。
先進(jìn)的器件設計都會(huì )非常關(guān)注導通電阻，將其作為特定技術(shù)的主要基準參數。然而，工程師們必須在主要性能指標（如電阻和開(kāi)關(guān)損耗），與實(shí)際應用需考慮的其他因素（如足夠的可靠性）之間找到適當的平衡。
優(yōu)秀的器件應該允許一定的設計自由度，以便在不對工藝和版圖進(jìn)行重大改變的情況下適應各種工況的需要。然而，關(guān)鍵的性能指標仍然是盡可能低的比電阻，并結合其他重要的參數。圖1顯示了我們認為必不可少的幾個(gè)標準，或許還可以增加更多。
圖1：SiC MOSFET的魯棒性和制造穩定性（右）必須與性能參數（左）相平衡
元件在其目標應用的工作條件下的可靠性是最重要的驗收標準之一。與已有的硅(Si)器件的主要區別是：SiC元件在更強的內部電場(chǎng)下工作。因此，設計者應該非常謹慎地分析相關(guān)機制。硅和碳化硅器件的共同點(diǎn)是，元件的總電阻是由從漏極和源極的一系列電阻的串聯(lián)定義的。
這包括靠近接觸孔的高摻雜區域電阻、溝道電阻、JFET（結型場(chǎng)效應晶體管）區域的電阻以及漂移區電阻（見(jiàn)圖2）。請注意，在高壓硅MOSFET（金屬氧化物半導體場(chǎng)效應晶體管）中，漂移區阻顯然在總電阻中占主導地位。而在碳化硅器件中，工程師可以使用具有更高電導率的漂移區，從而降低漂移區電阻的總比重。
圖2：平面DMOS SiC MOSFET(左)和垂直溝槽TMOS SiC MOSFET的剖面圖，以及與電阻有關(guān)的貢獻的相應位置
設計者必須考慮到，MOSFET的關(guān)鍵部分——碳化硅外延與柵極氧化層（二氧化硅）之間的界面，與硅相比有以下差異：
SiC的單位面積的表面態(tài)密度比Si高，導致Si-和C-懸掛鍵的密度更高?？拷缑娴臇艠O氧化層中的缺陷可能在帶隙內出現，并成為電子的陷阱。
熱生長(cháng)氧化物的厚度在很大程度上取決于晶面。
與硅器件相比，SiC器件在阻斷模式下的漏極誘導電場(chǎng)要高得多（MV而不是kV）。這就需要采取措施限制柵極氧化物中的電場(chǎng)，以保持氧化物在阻斷階段的可靠性。另見(jiàn)圖3：對于TMOS（溝槽MOSFET），薄弱點(diǎn)是溝槽拐角，而對于DMOS（雙擴散金屬氧化物半導體），薄弱點(diǎn)是元胞的中心。
與Si器件相比，SiC MOS結構在給定的電場(chǎng)下顯示出更高的隧穿電流，因為勢壘高度較低。因此，工程師必須限制界面上SiC一側的電場(chǎng)。
上面提到的界面缺陷導致了非常低的溝道遷移率。因此，溝道對總導通電阻的貢獻很大。所以，SiC相對于硅，因為非常低的漂移區電阻而獲得的優(yōu)勢，被較高的溝道電阻削弱。
控制柵氧化層的電場(chǎng)強度
一個(gè)常用的降低溝道電阻的方法，是在導通狀態(tài)下增加施加在柵氧化層上的電場(chǎng)——或者通過(guò)更高的柵源(VGS(on))偏壓進(jìn)行導通，或者使用相當薄的柵極氧化層。所應用的電場(chǎng)超過(guò)了通常用于硅基MOSFET器件的數值(4至5MV/cm，而硅中最大為3MV/cm)。在導通狀態(tài)下，處于這種高電場(chǎng)的柵氧化層有可能加速老化，并限制了篩選外在氧化物缺陷的能力[1]。
圖3
左圖：平面MOSFET（半元胞）的典型結構。它顯示了與氧化物場(chǎng)應力有關(guān)的兩個(gè)敏感區域。
右圖：溝槽式MOSFET(半元胞)的典型結構。這里的關(guān)鍵問(wèn)題是溝槽邊角的氧化層應力。
基于這些考慮，很明顯，SiC中的平面MOSFET器件實(shí)際上有兩個(gè)與氧化物場(chǎng)應力有關(guān)的敏感區域，如圖3的左邊部分所示。首先，在反向阻斷模式下，漂移區和柵極氧化物界面存在高電場(chǎng)應力。其次，柵極和源極之間的重疊部分在導通狀態(tài)下有應力。
在導通狀態(tài)下的高電場(chǎng)被認為是更危險的，因為只要保證導通時(shí)的性能，就沒(méi)有器件設計措施可以減少導通狀態(tài)下的電場(chǎng)應力。我們的總體目標是在盡量減小SiC的RDS(on)的同時(shí)，保證柵極氧化層安全可靠。
因此，我們決定放棄DMOS技術(shù)，從一開(kāi)始就專(zhuān)注于溝槽型器件。從具有高缺陷密度的晶面轉向其他更有利的晶面方向，可以在低柵氧化層場(chǎng)強下實(shí)現低通道電阻。
我們開(kāi)發(fā)了CoolSiC? MOSFET元胞設計，以限制通態(tài)和斷態(tài)時(shí)柵極氧化物中的電場(chǎng)（見(jiàn)圖4）。同時(shí)，它為1200V級別提供了一個(gè)有吸引力的比導通電阻，即使在大規模生產(chǎn)中也能以穩定和可重復的方式實(shí)現。低導通電阻使得VGS(on)電壓可以使用低至15V的偏壓，同時(shí)有足夠高的柵源-閾值電壓，通常為4.5V。這些數值是SiC晶體管領(lǐng)域的基準。
該設計的特點(diǎn)包括通過(guò)自對準工藝將溝道定位在一個(gè)單一的晶面。這確保了最高的溝道遷移率，并縮小了閾值電壓分布范圍。另一個(gè)特點(diǎn)是深p型與實(shí)際的MOS溝槽在中心相交，以便允許窄的p+到p+間距尺寸，從而有效地屏蔽溝槽氧化層拐角。
總之，我們可以說(shuō)，應用于我們的CoolSiC?器件的設計理念不僅提供了良好的導通電阻，而且還為大規模生產(chǎn)提供了可靠的制造工藝。
圖4：CoolSiC? MOSFET元胞結構剖面圖
來(lái)源： 英飛凌，趙佳
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