【導讀】Synopsys近日宣布，Synopsys 設計平臺獲得TSMC最新工藝認證，符合TSMC最新版設計規則手冊（DRM）規定的7-nm FinFET Plus先進(jìn)工藝技術(shù)的相關(guān)規范。目前，基于Synopsys 設計平臺完成的數款測試芯片已成功流片，多位客戶(hù)也正在基于該平臺進(jìn)行產(chǎn)品設計研發(fā)。Synopsys設計平臺在獲得TSMC的此項認證后，將可以更加廣泛地用于基于此工藝技術(shù)的芯片設計，包括高性能、高密度計算和低功耗移動(dòng)應用。
該認證意味著(zhù)TSMC極紫外光刻（EUV）工藝取得顯著(zhù)進(jìn)步。與非EUV工藝節點(diǎn)相比，前者的晶片面積顯著(zhù)減少，但仍保持卓越的性能。
以Design Compiler® Graphical綜合工具和IC Compiler™II布局布線(xiàn)工具為核心Synopsys設計平臺性能顯著(zhù)增強，可充分利用TSMC的7-nm FinFET Plus工藝實(shí)現高性能設計。Design Compiler Graphical可以通過(guò)自動(dòng)插入過(guò)孔支柱（via-pillar）結構，提高性能以及防止信號電遷移（EM）違規，并且可將信息傳遞給IC Compiler II進(jìn)行進(jìn)一步優(yōu)化。它還會(huì )在邏輯綜合時(shí)自動(dòng)應用非默認規則（NDR），并感知繞線(xiàn)層以?xún)?yōu)化設計、提高性能。這些優(yōu)化（包括IC Compiler II總線(xiàn)布線(xiàn)），將會(huì )在整個(gè)布局布線(xiàn)流程中繼續進(jìn)行，以滿(mǎn)足高速網(wǎng)絡(luò )嚴格的延遲匹配要求。
PrimeTime®時(shí)序分析工具全面支持先進(jìn)的波形傳播（AWP）技術(shù)和參數化片上偏差（POCV）技術(shù)，并已經(jīng)進(jìn)行充分優(yōu)化，可解決更高性能和更低電壓場(chǎng)景中波形失真和非高斯分布偏差造成的影響。此外，PrimeTime感知物理信息的Sign-off擴展了對過(guò)孔支柱的支持。
Synopsys強化了設計平臺功能，可以執行物理實(shí)現、寄生參數提取、物理驗證和時(shí)序分析，以支持TSMC的WoW技術(shù)。其中基于IC Compiler II的物理實(shí)現流程，全面支持晶圓堆疊設計，包括最初的裸晶布局規劃準備到凸塊（bumps）布局分配，以及執行芯片布線(xiàn)。物理驗證由Synopsys 的IC Validator工具執行DRC/LVS檢查，由StarRC™工具執行寄生參數提取。
TSMC設計基礎架構營(yíng)銷(xiāo)事業(yè)部資深處長(cháng)Suk Lee表示：“與Synopsys的持續合作以及TSMC 7-nm FinFET Plus工藝技術(shù)的早期客戶(hù)合作，使我們可以提供差異化的平臺解決方案，幫助我們的共同客戶(hù)更快地將開(kāi)創(chuàng )性新產(chǎn)品推向市場(chǎng)。Synopsys設計平臺成功通過(guò)認證，讓我們共同客戶(hù)的設計方案首次實(shí)現了基于EUV工藝技術(shù)的批量生產(chǎn)。”
Synopsys設計事業(yè)群營(yíng)銷(xiāo)和業(yè)務(wù)開(kāi)發(fā)副總裁 Michael Jackson說(shuō)：“我們與TSMC就7-nm FinFET Plus量產(chǎn)工藝進(jìn)行合作，使客戶(hù)公司可以放心地開(kāi)始運用高度差異化的Synopsys 設計平臺，設計日益龐大的SoC和多裸晶堆疊芯片。TSMC 7-nm FinFET Plus工藝認證，讓我們的客戶(hù)可以享受到先進(jìn)的EUV工藝所帶來(lái)的功率和性能上的顯著(zhù)提升，以及面積更大程度的節省，同時(shí)加快了其差異化產(chǎn)品的上市時(shí)間。”
