說(shuō)做一塊PCB板不難，但要做好一塊PCB板卻不是一件容易的事情。微電子領(lǐng)域的兩大難點(diǎn)在于高頻信號和微弱信號的處理，在這方面PCB制作水平就顯得尤其重要，同樣的原理設計，同樣的元器件，不同的人制作出來(lái)的PCB就具有不同的結果，那么如何才能做出一塊好的PCB板呢？熱心網(wǎng)友根據以往的經(jīng)驗，就以下幾方面談了自己的看法：

制作PCB板關(guān)鍵一：要明確設計目標

接受到一個(gè)設計任務(wù)，首先要明確其設計目標，是普通的PCB板、高頻PCB板、小信號處理PCB板還是既有高頻率又有小信號處理的PCB板，如果是普通的PCB板，只要做到布局布線(xiàn)合理整齊，機械尺寸準確無(wú)誤即可，如有中負載線(xiàn)和長(cháng)線(xiàn)，就要采用一定的手段進(jìn)行處理，減輕負載，長(cháng)線(xiàn)要加強驅動(dòng)，重點(diǎn)是防止長(cháng)線(xiàn)反射。當板上有超過(guò)40MHz的信號線(xiàn)時(shí)，就要對這些信號線(xiàn)進(jìn)行特殊的考慮，比如線(xiàn)間串擾等問(wèn)題。如果頻率更高一些，對布線(xiàn)的長(cháng)度就有更嚴格的限制，根據分布參數的網(wǎng)絡(luò )理論，高速電路與其連線(xiàn)間的相互作用是決定性因素，在系統設計時(shí)不能忽略。隨著(zhù)門(mén)傳輸速度的提高，在信號線(xiàn)上的反對將會(huì )相應增加，相鄰信號線(xiàn)間的串擾將成正比地增加，通常高速電路的功耗和熱耗散也都很大，在做高速PCB時(shí)應引起足夠的重視。

當板上有毫伏級甚至微伏級的微弱信號時(shí)，對這些信號線(xiàn)就需要特別的關(guān)照，小信號由于太微弱，非常容易受到其它強信號的干擾，屏蔽措施常常是必要的，否則將大大降低信噪比。以致于有用信號被噪聲淹沒(méi)，不能有效地提取出來(lái)。

對板子的調測也要在設計階段加以考慮，測試點(diǎn)的物理位置，測試點(diǎn)的隔離等因素不可忽略，因為有些小信號和高頻信號是不能直接把探頭加上去進(jìn)行測量的。

此外還要考慮其他一些相關(guān)因素，如板子層數，采用元器件的封裝外形，板子的機械強度等。在做PCB板子前，要做出對該設計的設計目標心中有數。

制作PCB板關(guān)鍵二：了解所用元器件的功能對布局布線(xiàn)的要求

我們知道，有些特殊元器件在布局布線(xiàn)時(shí)有特殊的要求，比如LOTI和APH所用的模擬信號放大器，模擬信號放大器對電源要求要平穩、紋波小。模擬小信號部分要盡量遠離功率器件。在OTI板上，小信號放大部分還專(zhuān)門(mén)加有屏蔽罩，把雜散的電磁干擾給屏蔽掉。NTOI板上用的GLINK芯片采用的是ECL工藝，功耗大發(fā)熱厲害，對散熱問(wèn)題必須在布局時(shí)就必須進(jìn)行特殊考慮，若采用自然散熱，就要把GLINK芯片放在空氣流通比較順暢的地方，而且散出來(lái)的熱量還不能對其它芯片構成大的影響。如果板子上裝有喇叭或其他大功率的器件，有可能對電源造成嚴重的污染這一點(diǎn)也應引起足夠的重視。

制作PCB板關(guān)鍵三：元器件布局的考慮

元器件的布局首先要考慮的一個(gè)因素就是電性能，把連線(xiàn)關(guān)系密切的元器件盡量放在一起，尤其對一些高速線(xiàn)，布局時(shí)就要使它盡可能地短，功率信號和小信號器件要分開(kāi)。在滿(mǎn)足電路性能的前提下，還要考慮元器件擺放整齊、美觀(guān)，便于測試，板子的機械尺寸，插座的位置等也需認真考慮。

高速系統中的接地和互連線(xiàn)上的傳輸延遲時(shí)間也是在系統設計時(shí)首先要考慮的因素。信號線(xiàn)上的傳輸時(shí)間對總的系統速度影響很大，特別是對高速的ECL電路，雖然集成電路塊本身速度很高，但由于在底板上用普通的互連線(xiàn)(每30cm線(xiàn)長(cháng)約有2ns的延遲量)帶來(lái)延遲時(shí)間的增加，可使系統速度大為降低.象移位寄存器，同步計數器這種同步工作部件最好放在同一塊插件板上，因為到不同插件板上的時(shí)鐘信號的傳輸延遲時(shí)間不相等，可能使移位寄存器產(chǎn)主錯誤，若不能放在一塊板上，則在同步是關(guān)鍵的地方，從公共時(shí)鐘源連到各插件板的時(shí)鐘線(xiàn)的長(cháng)度必須相等。
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制作PCB板關(guān)鍵四：對布線(xiàn)的考慮

隨著(zhù)OTNI和星形光纖網(wǎng)的設計完成，以后會(huì )有更多的100MHz以上的具有高速信號線(xiàn)的板子需要設計，這里將介紹高速線(xiàn)的一些基本概念。

1.傳輸線(xiàn)

印制電路板上的任何一條“長(cháng)”的信號通路都可以視為一種傳輸線(xiàn)。如果該線(xiàn)的傳輸延遲時(shí)間比信號上升時(shí)間短得多，那么信號上升期間所產(chǎn)主的反射都將被淹沒(méi)。不再呈現過(guò)沖、反沖和振鈴，對現時(shí)大多數的MOS電路來(lái)說(shuō)，由于上升時(shí)間對線(xiàn)傳輸延遲時(shí)間之比大得多，所以走線(xiàn)可長(cháng)以米計而無(wú)信號失真。而對于速度較快的邏輯電路，特別是超高速ECL。

集成電路來(lái)說(shuō)，由于邊沿速度的增快，若無(wú)其它措施，走線(xiàn)的長(cháng)度必須大大縮短，以保持信號的完整性。

有兩種方法能使高速電路在相對長(cháng)的線(xiàn)上工作而無(wú)嚴重的波形失真，TTL對快速下降邊沿采用肖特基二極管箝位方法，使過(guò)沖量被箝制在比地電位低一個(gè)二極管壓降的電平上，這就減少了后面的反沖幅度，較慢的上升邊緣允許有過(guò)沖，但它被在電平“H”狀態(tài)下電路的相對高的輸出阻抗(50～80Ω)所衰減。此外，由于電平“H”狀態(tài)的抗擾度較大，使反沖問(wèn)題并不十分突出，對HCT系列的器件，若采用肖特基二極管箝位和串聯(lián)電阻端接方法相結合，其改善的效果將會(huì )更加明顯。

當沿信號線(xiàn)有扇出時(shí)，在較高的位速率和較快的邊沿速率下，上述介紹的TTL整形方法顯得有些不足。因為線(xiàn)中存在著(zhù)反射波，它們在高位速率下將趨于合成，從而引起信號嚴重失真和抗干擾能力降低。因此，為了解決反射問(wèn)題，在ECL系統中通常使用另外一種方法：線(xiàn)阻抗匹配法。用這種方法能使反射受到控制，信號的完整性得到保證。

嚴格他說(shuō)，對于有較慢邊沿速度的常規TTL和CMOS器件來(lái)說(shuō)，傳輸線(xiàn)并不是十分需要的.對有較快邊沿速度的高速ECL器件，傳輸線(xiàn)也不總是需要的。但是當使用傳輸線(xiàn)時(shí)，它們具有能預測連線(xiàn)時(shí)延和通過(guò)阻抗匹配來(lái)控制反射和振蕩的優(yōu)點(diǎn)。

決定是否采用傳輸線(xiàn)的基本因素有以下五個(gè)。它們是：(1)系統信號的沿速率，(2)連線(xiàn)距離(3)容性負載(扇出的多少)，(4)電阻性負載(線(xiàn)的端接方式)；(5)允許的反沖和過(guò)沖百分比(交流抗擾度的降低程度)。

2.傳輸線(xiàn)的幾種類(lèi)型

(1)同軸電纜和雙絞線(xiàn)：它們經(jīng)常用在系統與系統之間的連接。同軸電纜的特性阻抗通常有50Ω和75Ω，雙絞線(xiàn)通常為110Ω。
(2)印制板上的微帶線(xiàn)：微帶線(xiàn)是一根帶狀導(信號線(xiàn)).與地平面之間用一種電介質(zhì)隔離開(kāi)。如果線(xiàn)的厚度、寬度以及與地平面之間的距離是可控制的，則它的特性阻抗也是可以控制的。單位長(cháng)度微帶線(xiàn)的傳輸延遲時(shí)間，僅僅取決于介電常數而與線(xiàn)的寬度或間隔無(wú)關(guān)。
(3)印制板中的帶狀線(xiàn)：帶狀線(xiàn)是一條置于兩層導電平面之間的電介質(zhì)中間的銅帶線(xiàn)。如果線(xiàn)的厚度和寬度、介質(zhì)的介電常數以及兩層導電平面間的距離是可控的，那么線(xiàn)的特性阻抗也是可控的，同樣，單位長(cháng)度帶狀線(xiàn)的傳輸延遲時(shí)間與線(xiàn)的寬度或間距是無(wú)關(guān)的，僅取決于所用介質(zhì)的相對介電常數。
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3.端接傳輸線(xiàn)

在一條線(xiàn)的接收端用一個(gè)與線(xiàn)特性阻抗相等的電阻端接，則稱(chēng)該傳輸線(xiàn)為并聯(lián)端接線(xiàn)。它主要是為了獲得最好的電性能，包括驅動(dòng)分布負載而采用的。

有時(shí)為了節省電源消耗，對端接的電阻上再串接一個(gè)104電容形成交流端接電路，它能有效地降低直流損耗。

在驅動(dòng)器和傳輸線(xiàn)之間串接一個(gè)電阻，而線(xiàn)的終端不再接端接電阻，這種端接方法稱(chēng)之為串聯(lián)端接。較長(cháng)線(xiàn)上的過(guò)沖和振鈴可用串聯(lián)阻尼或串聯(lián)端接技術(shù)來(lái)控制.串聯(lián)阻尼是利用一個(gè)與驅動(dòng)門(mén)輸出端串聯(lián)的小電阻(一般為10～75Ω)來(lái)實(shí)現的.這種阻尼方法適合與特性阻抗來(lái)受控制的線(xiàn)相聯(lián)用(如底板布線(xiàn)，無(wú)地平面的電路板和大多數繞接線(xiàn)等。

串聯(lián)端接時(shí)串聯(lián)電阻的值與電路(驅動(dòng)門(mén))輸出阻抗之和等于傳輸線(xiàn)的特性阻抗.串聯(lián)聯(lián)端接線(xiàn)存在著(zhù)只能在終端使用集總負載和傳輸延遲時(shí)間較長(cháng)的缺點(diǎn).但是，這可以通過(guò)使用多余串聯(lián)端接傳輸線(xiàn)的方法加以克服。

4.非端接傳輸線(xiàn)

如果線(xiàn)延遲時(shí)間比信號上升時(shí)間短得多，可以在不用串聯(lián)端接或并聯(lián)端接的情況下使用傳輸線(xiàn)，如果一根非端接線(xiàn)的雙程延遲(信號在傳輸線(xiàn)上往返一次的時(shí)間)比脈沖信號的上升時(shí)間短，那么由于非端接所引起的反沖大約是邏輯擺幅的15%。

5.幾種端接方式的比較

并聯(lián)端接線(xiàn)和串聯(lián)端接線(xiàn)都各有優(yōu)點(diǎn)，究竟用哪一種，還是兩種都用，這要看設計者的愛(ài)好和系統的要求而定。并聯(lián)端接線(xiàn)的主要優(yōu)點(diǎn)是系統速度快和信號在線(xiàn)上傳輸完整無(wú)失真。長(cháng)線(xiàn)上的負載既不會(huì )影響驅動(dòng)長(cháng)線(xiàn)的驅動(dòng)門(mén)的傳輸延遲時(shí)間，又不會(huì )影響它的信號邊沿速度，但將使信號沿該長(cháng)線(xiàn)的傳輸延遲時(shí)間增大。在驅動(dòng)大扇出時(shí)，負載可經(jīng)分支短線(xiàn)沿線(xiàn)分布，而不象串聯(lián)端接中那樣必須把負載集總在線(xiàn)的終端。

串聯(lián)端接方法使電路有驅動(dòng)幾條平行負載線(xiàn)的能力，串聯(lián)端接線(xiàn)由于容性負載所引起的延遲時(shí)間增量約比相應并聯(lián)端接線(xiàn)的大一倍，而短線(xiàn)則因容性負載使邊沿速度放慢和驅動(dòng)門(mén)延遲時(shí)間增大，但是，串聯(lián)端接線(xiàn)的串擾比并聯(lián)端接線(xiàn)的要小，其主要原因是沿串聯(lián)端接線(xiàn)傳送的信號幅度僅僅是二分之一的邏輯擺幅，因而開(kāi)關(guān)電流也只有并聯(lián)端接的開(kāi)關(guān)電流的一半，信號能量小串擾也就小。

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