【導讀】JESD204B是最近批準的JEDEC標準，用于轉換器與數字處理器件之間的串行數據接口。它是第三代標準，解決了先前版本的一些缺陷。該接口的優(yōu)勢包括：數據接口路由所需電路板空間更少，建立與保持時(shí)序要求更低，以及轉換器和邏輯器件的封裝更小。多家供應商的新型模擬/數字轉換器采用此接口，例如ADI公司的 AD9250 。
JESD204B是最近批準的JEDEC標準，用于轉換器與數字處理器件之間的串行數據接口。它是第三代標準，解決了先前版本的一些缺陷。該接口的優(yōu)勢包括：數據接口路由所需電路板空間更少，建立與保持時(shí)序要求更低，以及轉換器和邏輯器件的封裝更小。多家供應商的新型模擬/數字轉換器采用此接口，例如ADI公司的 AD9250 。
與現有接口格式和協(xié)議相比，JESD204B接口更復雜、更微妙，必須克服一些困難才能實(shí)現其優(yōu)勢。像任何其他標準一樣，要使該接口比單倍數據速率或雙倍數據速率CMOS/LVDS等常用接口更受歡迎，它必須能無(wú)縫地工作。雖然JESD204B標準由JEDEC制定，但某些特定信息仍需要闡明，或者可能散布于多個(gè)參考文獻中。另外，如果有一個(gè)簡(jiǎn)明的指南能概要說(shuō)明該標準、工作原理以及如何排除故障，無(wú)疑對使用者將極為有幫助。
本文闡釋JESD204B標準的ADC與FPGA的接口，如何判斷其是否正常工作，以及可能更重要的是，如何在有問(wèn)題時(shí)排除故障。文中討論的故障排除技術(shù)可以采用常用的測試與測量設備，包括示波器和邏輯分析儀，以及Xilinx?的ChipScope或Altera?的SignalTap等軟件工具。同時(shí)闡明了接口信號傳輸，以便能夠利用一種或多種方法實(shí)現信號傳輸的可視化。
JESD204B概述
JESD204B標準提供一種將一個(gè)或多個(gè)數據轉換器與數字信號處理器件接口的方法（通常是ADC或DAC與FPGA接口），相比于通常的并行數據傳輸，這是一種更高速度的串行接口。該接口速度高達12.5 Gbps/通道，使用幀串行數據鏈路及嵌入式時(shí)鐘和對齊字符。它減少了器件之間的走線(xiàn)數量，降低了走線(xiàn)匹配要求，并消除了建立與保持時(shí)序約束問(wèn)題，從而簡(jiǎn)化了高速轉換器數據接口的實(shí)施。由于鏈路需要在數據傳輸之前建立，因此存在新的挑戰，必須采用新的技術(shù)來(lái)確定接口是否正常工作，以及在接口故障時(shí)怎么辦。
JESD204B接口通過(guò)三個(gè)階段來(lái)建立同步鏈路：代碼組同步(CGS)、初始通道同步(ILAS)和數據傳輸階段。鏈路需要以下信號：共享參考時(shí)鐘（器件時(shí)鐘），至少一個(gè)差分CML物理數據電連接（稱(chēng)為“通道”），以及至少一個(gè)其他同步信號（SYNC~和可能的SYSREF）。使用哪些信號取決于子類(lèi)：
子類(lèi)0使用器件時(shí)鐘、通道和SYNC~。
子類(lèi)1使用器件時(shí)鐘、通道、SYNC~和SYSREF；
子類(lèi)2使用器件時(shí)鐘、通道和SYNC~。
子類(lèi)0在許多情況下足以滿(mǎn)足需求，因而是本文的重點(diǎn)。子類(lèi)1和子類(lèi)2提供了建立確定性延遲的方法，這在需要同步多個(gè)器件或需要系統同步或固定延遲的應用中非常重要，例如一個(gè)系統的某個(gè)事件需要已知的采樣沿，或者某個(gè)事件必須在規定時(shí)間內響應輸入信號。
圖1顯示了從發(fā)射器件(ADC)到接收器件(FPGA)的簡(jiǎn)化JESD204B鏈路，數據從一個(gè)ADC經(jīng)由一個(gè)通道傳輸。
雖然JESD204B規范有許多變量，但某些變量對于鏈路的建立特別重要。這些關(guān)鍵變量如下所示（注：這些值通常表示為“X ? 1”）：
M：轉換器數。
L：物理通道數。
F：每幀的8位字節數。
K：每個(gè)多幀的幀數。
N和N’：分別表示轉換器分辨率和每個(gè)樣本使用的位數（4的倍數）。N’的值等于N值加上控制和填充數據位數。
子類(lèi)0：同步步驟
如上所述，許多應用可以采用相對簡(jiǎn)單的子類(lèi)0工作模式，這也是建立和驗證鏈路的最簡(jiǎn)單模式。子類(lèi)0通過(guò)三個(gè)階段來(lái)建立和監控同步：CGS階段、ILAS階段和數據階段。各階段相關(guān)的圖表以不同格式顯示數據，可以在示波器、邏輯分析儀或FPGA虛擬I/O分析儀（如Xilinx ChipScope或Altera SignalTap）上觀(guān)察到這些數據。
代碼組同步(CGS)階段
可以在鏈路上觀(guān)察到的CGS階段最重要部分如圖2所示，圖中5個(gè)突出顯示的點(diǎn)說(shuō)明如下。
接收器通過(guò)拉低SYNC~引腳，發(fā)出一個(gè)同步請求。
收發(fā)器從下一個(gè)符號開(kāi)始，發(fā)送未加擾的/K28.5/符號（每個(gè)符號10位）。
當接收器收到至少4個(gè)無(wú)錯誤的連續/K28.5/符號時(shí)同步，然后將SYNC~引腳拉高。
接收器必須接收到至少4個(gè)無(wú)錯誤8B/10B字符，否則同步將失敗，鏈路留在CGS階段。
CGS階段結束，ILAS階段開(kāi)始。
/K28.5/字符在JESD204B標準中也稱(chēng)為/K/，如圖3所示。標準要求直流平衡。利用8B/10B編碼，可以實(shí)現平均而言包含等量1和0的平衡序列。每個(gè)8B10B字符可能具有正（1較多）或負（0較多）偏差，當前字符的奇偶性由先前發(fā)送的字符的極性偏差決定，這通常是通過(guò)交替發(fā)送正奇偶性字與負奇偶性字來(lái)實(shí)現。圖中顯示了/K28.5/符號的兩種極性。
圖1.JESD204B鏈路圖：一個(gè)ADC通過(guò)一個(gè)通道與FPGA接口
圖2.JESD204B子類(lèi)0鏈路信號在CGS階段的邏輯輸出（假設有兩個(gè)通道，一個(gè)器件含兩個(gè)ADC）
圖3.K28.5字符的邏輯輸出以及它如何通過(guò)JESD204B Tx信號路徑傳播
重點(diǎn)注意以下幾點(diǎn)：
串行值表示通過(guò)通道傳輸的10位的邏輯電平，可通過(guò)測量物理接口的示波器看到。
8B/10B值表示通過(guò)通道傳輸的邏輯值（10位），可通過(guò)測量物理接口的邏輯分析儀看到。
數據值和數據邏輯表示8B/10B編碼前JESD204B收發(fā)器模塊內符號的邏輯電平，可通過(guò)Xilinx ChipScope或Altera SignalTap等FPGA邏輯分析工具看到。
符號表示要發(fā)送的字符的十六進(jìn)制值，注意PHY層的奇偶性。
字符表示JEDEC規范中所指的JESD204B字符。
ILAS階段
ILAS階段有4個(gè)多幀，允許接收器對齊來(lái)自所有鏈路的通道，以及驗證鏈路參數。為了調和不同長(cháng)度的走線(xiàn)以及接收器導致的字符偏斜，通道必須對齊。4個(gè)多幀緊緊相連（圖4）。無(wú)論啟用加擾鏈路參數與否，ILAS始終是無(wú)加擾傳輸。
SYNC信號從低電平變?yōu)楦唠娖胶?，便進(jìn)入ILAS階段。發(fā)送模塊內部跟蹤到（ADC內部）一個(gè)完整多幀后，便開(kāi)始發(fā)送4個(gè)多幀。在所需的字符中插入填充數據，以便傳送完整的多幀（圖4）。4個(gè)多幀包括：
多幀1：以/R/字符[K28.0]開(kāi)始，以/A/字符[K28.3]結束。
多幀2：以/R/字符開(kāi)始，后接/Q/ [K28.4]字符，然后是14個(gè)配置8位字的鏈路配置參數（表1），最后以/A/字符結束。
多幀3：與多幀1相同。
多幀4：與多幀1相同。
幀長(cháng)度可以利用JESD204B參數計算：(S) ×（1/采樣速率）。
含義：
（樣本數/轉換器/幀）×（1/樣本速率）
示例：
采樣速率為250 MSPS、每幀每轉換器一個(gè)樣本的轉換器（注：在本例中“S”為0，因為它被編碼為二進(jìn)制值-1），其幀長(cháng)度為4 ns。
(1)多幀長(cháng)度可以利用JESD204B參數計算：
(2)含義：
（樣本數/轉換器/幀）×（幀數/多幀）×（1/采樣速率）
示例：
采樣速率為250 MSPS、每幀每轉換器一個(gè)樣本、每多幀有32幀的轉換器，其多幀長(cháng)度為128 ns。
(3)數據階段（使能字符替換）
在數據傳輸階段，通過(guò)控制字符監控幀對齊。在幀的結尾處執行字符替換。在數據階段，數據或幀對齊不會(huì )造成額外開(kāi)銷(xiāo)。字符替換允許在幀邊界處發(fā)送對齊字符，唯一條件是當前幀的最后一個(gè)字符可以替換為上一幀的最后一個(gè)字符。這有利于（間或）確認自ILAS序列后，對齊未改變。
出現下列情況時(shí)，會(huì )對發(fā)送器執行字符替換：
若禁用了加擾，幀或多幀的最后一個(gè)8位字等于上一幀的8位字。
若使能了加擾，多幀的最后一個(gè)8位字等于0x7C，或幀的最后一個(gè)8位字等于0xFC。
發(fā)射器和接收器各自保持一個(gè)本地多幀計數器(LMFC)，它持續計數到(F × K) ? 1，然后繞回到“0”重新開(kāi)始計數（忽略?xún)炔孔謱挘?。向所有發(fā)送器和接收器發(fā)送一個(gè)公共（源）SYSREF，這些器件利用SYSREF復位其LMFC，這樣所有LMFC應互相同步（在一個(gè)時(shí)鐘周期內）。
釋放SYNC（所有器件都會(huì )看到）后，發(fā)送器在下一次(Tx) LMFC繞回0時(shí)開(kāi)始ILAS。如果F × K設置適當，大于(發(fā)送器編碼時(shí)間)+(線(xiàn)路傳播時(shí)間)+(接收器解碼時(shí)間)，則接收數據將在下一個(gè)LMFC之前從接收器的SERDES傳播出去。接收器將把數據送入FIFO，然后在下一個(gè)(Rx) LMFC邊界開(kāi)始輸出數據。發(fā)射器的SERDES輸入和接收器FIFO輸出之間的這種已知關(guān)系稱(chēng)為確定性延遲。
圖4.JESD204B 子類(lèi)0鏈路信號在ILAS階段的邏輯輸出
圖5./K/字符[K28.5]、/R/字符[K28.0]、/A/字符[K28.3]和/Q/字符[K28.4]圖
表1.ILAS多幀2的CONFIG表（14個(gè)JESD204B配置參數8位字）
哪些方面會(huì )出錯？
JESD204B可以說(shuō)是一個(gè)復雜的接口標準，操作上有許多微妙之處。要找出不能正常工作的原因，需要對可能的情形有良好的了解：
陷入CGS模式：如果SYNC保持邏輯低電平；或者脈沖高電平持續時(shí)間少于4個(gè)多幀：
檢查電路板，不上電：
SYSREF和SYNC~信號應直流耦合。
在電路板未上電的情況下，檢查從SYNC~源（通常來(lái)自FPGA或DAC）到SYNC~輸入（通常是ADC或FPGA）的電路板SYNC~連接是否良好且具有低阻抗。
確保下拉或上拉電阻不是信號傳輸的主導因素，例如：值太小或短路就會(huì )導致無(wú)法正確驅動(dòng)。
確認JESD204B鏈路的差分對走線(xiàn)（及電纜，若使用）匹配。
確認走線(xiàn)的差分阻抗為100 Ω。
檢查電路板，上電：
如果SYNC路徑中有一個(gè)緩沖器/轉換器，確保它正常工作。
確認SYNC~源和板上電路（SYNC+和SYNC-，若為差分）配置正確，產(chǎn)生符合SYNC~接收器件要求的邏輯電平。如果邏輯電平不兼容，應檢查源和接收配置以找出問(wèn)題，否則，請咨詢(xún)器件制造商。
確認JESD204B串行發(fā)送器和板電路配置正確，產(chǎn)生符合JESD204B串行數據接收器要求的正確邏輯電平。如果邏輯電平不兼容，應檢查電路的來(lái)源和接收配置以找出問(wèn)題。否則，請咨詢(xún)器件制造商。
檢查SYNC~信號：
如果SYNC~為靜態(tài)邏輯電平，鏈路將停留在CGS階段?？赡苁撬l(fā)送的數據有問(wèn)題，或者JESD204B接收器未對樣本進(jìn)行正確解碼。確認發(fā)送的是/K/字符，確認接收配置設置，確認SYNC~源，檢查板電路，考慮過(guò)驅SYNC~信號并強迫鏈路進(jìn)入ILAS模式，從而找出鏈路接收器和收發(fā)器問(wèn)題。否則，請咨詢(xún)器件制造商。
如果SYNC~為靜態(tài)邏輯高電平，確認源器件是否正確配置了SYNC~邏輯電平。檢查上拉和下拉電阻。
如果SYNC~脈沖變?yōu)楦唠娖?，然后返回邏輯低電平狀態(tài)且持續時(shí)間少于6個(gè)多幀周期，則JESD204B鏈路會(huì )從CGS階段前進(jìn)到ILAS階段，但會(huì )停留在后一階段。這可能意味著(zhù)/K/字符正確，CDR的基本功能正常。請參閱“ILAS故障排除”部分。
如果SYNC~變?yōu)楦唠娖角页掷m時(shí)間大于6個(gè)多幀周期，則鏈路會(huì )從ILAS階段前進(jìn)到數據階段，但會(huì )在后一階段發(fā)生故障；相關(guān)故障排除提示請參閱“數據階段”部分。
檢查串行數據
確認收發(fā)器的數據速度和接收器的預期速率是否相同。
用高阻抗探頭（如果可能，使用差分探頭）測量通道；如果字符看起來(lái)錯誤，確保通道差分走線(xiàn)匹配，PCB上的返回路徑未中斷，并且器件正確焊接到PCA上。與ILAS和數據階段的（看似）隨機字符不同，CGS字符很容易在示波器上識別（如果使用速度足夠高的示波器）。
用高阻抗探頭驗證/K/字符。
■如果/K/字符正確，則表示鏈路的收發(fā)器端工作正常。
■如果/K/字符不正確，則表示收發(fā)器器件或電路板通道信號有問(wèn)題。
若是直流耦合，確認發(fā)送器和接收器共模電壓在器件的要求范圍內。
■根據實(shí)施情況，發(fā)射器共模電壓范圍可能為490 mV至1135 mV。
■根據實(shí)施情況，接收器共模電壓范圍可能為490 mV至1300 mV。
確認數據通道上的發(fā)射器CML差分電壓（注意，CML差分電壓等于信號各側電壓擺幅的兩倍）。
■對于3.125 Gbps及以下的速度，發(fā)射器CML差分電壓范圍為0.5 V p-p至1.0 V p-p。
■對于6.374 Gbps及以下的速度，發(fā)射器CML差分電壓范圍為0.4 V p-p至0.75 V p-p。
■對于12.5 Gbps及以下的速度，發(fā)射器CML差分電壓范圍為0.360 V p-p至0.770 V p-p。
確認數據通道上的接收器CML差分電壓（注意，CML差分電壓等于信號各側電壓擺幅的兩倍）。
■對于3.125 Gbps及以下的速度，接收器CML差分電壓范圍為0.175 V p-p至1.0 V p-p。
■對于6.374 Gbps及以下的速度，接收器CML差分電壓范圍為0.125 V p-p至0.75 V p-p。
■對于12.5 Gbps及以下的速度，接收器CML差分電壓范圍為0.110 V p-p至1.05 V p-p。
如果存在預加重選項，應啟用該選項并觀(guān)察數據路徑上的數據信號。
確認發(fā)射器與接收器的M和L值一致，否則數據速率可能不匹配。例如，M=2且L=2這種情況的預期串行接口數據速率是M=2且L=1這種情況的一半。
確保進(jìn)入發(fā)射器和接收器的器件時(shí)鐘已鎖相且頻率正確。
如果SYNC變?yōu)楦唠娖角页掷m約4個(gè)多幀，則停留在ILAS模式：
鏈路參數沖突
■確認鏈路參數未偏移1（許多參數規定為值減1）。
■確認ILAS多幀傳送正確，確認收發(fā)器件、接收器件和ILAS第二多幀傳送的鏈路參數正確。
■計算預期ILAS長(cháng)度（tframe, tmultiframe, 4 × tmultiframe），確認ILAS已嘗試大約4個(gè)多幀。
確認所有通道工作正常。確保不存在多通道/多鏈路沖突。
進(jìn)入數據階段但鏈路偶爾會(huì )復位（先返回CGS和ILAS階段，再進(jìn)入數據階段）：
周期性或帶隙周期性SYSREF或SYNC~信號的建立和保持時(shí)間無(wú)效。
鏈路參數沖突。
字符替換沖突。
加擾問(wèn)題（如果啟用）。
通道數據損壞、噪聲或抖動(dòng)可能迫使眼圖閉合。
雜散時(shí)鐘或器件時(shí)鐘的抖動(dòng)過(guò)大
關(guān)于排除鏈路故障的其他一般提示：
以允許的最低速度運行轉換器和鏈路，這樣就可以使用較容易獲得的低帶寬測量?jì)x器。
設置允許的最少M、L、K、S組合
可能時(shí)使用測試模式
使用子類(lèi)0來(lái)排除故障
排除故障時(shí)禁用加擾
本故障排除指南并未窮盡所有可能，但為使用JESD204B鏈路以及希望了解更多信息的工程師提供了一個(gè)很好的基本框架。
以上是JESD204B規范的概述，并提供了鏈路相關(guān)的實(shí)用信息。希望涉及到這一最新高性能接口標準的工程師能從中獲益，并對排除故障有所幫助。
（來(lái)源：ADI公司，Anthony Desimone，高速轉換器部門(mén)的應用工程師；Michael Giancioppo，應用工程師）
免責聲明：本文為轉載文章，轉載此文目的在于傳遞更多信息，版權歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權問(wèn)題，請電話(huà)或者郵箱editor@52solution.com聯(lián)系小編進(jìn)行侵刪。
推薦閱讀：
2021 年 Digi-Key Electronics 新增了 500 多家供應商和 125,000 多個(gè) SKU
Digi-Key 與 CalcuQuote 合作，提供報價(jià) API 集成支持，為客戶(hù)提供一種更簡(jiǎn)便的途徑來(lái)實(shí)現 30 天定價(jià)保證
