1、物理模型

 

1.1 差分互連結構

 

在高速信號傳輸中，差分信號因具有減小軌道塌陷和電磁干擾、提高增益、消除共模噪聲和開(kāi)關(guān)噪聲干擾等優(yōu)點(diǎn)而被廣泛使用。高速差分信號通過(guò)IC封裝到達PCB板各層進(jìn)行傳播，為了實(shí)現BGA封裝基板與PCB各層的電氣連接，由水平差分線(xiàn)和垂直差分過(guò)孔共同構成了差分互連結構，如圖1所示。

 

圖1 BGA封裝與PCB板垂直互連結構

 

1.2 仿真環(huán)境及參數設置

 

本文采用的仿真環(huán)境為全波電磁場(chǎng)仿真軟件CST微波工作室，集時(shí)頻域算法為一體，含多個(gè)全波及高頻算法，可仿真任意結構、任意材料下的S 參數，并可以與電路設計軟件聯(lián)合仿真。

 

幾種優(yōu)化方案均由CST微波工作室建立三維物理模型，PCB 的層疊結構如圖2 所示，PCB板共12層，第1，3，5，8，10，12層為信號層（走線(xiàn)層），第2，4，6，7，9，11 層為電源或地層。板厚為97.6 mil，板材介電常數3.8，損耗正切0.012。

 

0.8 mm間距BGA扇出過(guò)孔間距為31.4 mil，過(guò)孔孔徑8 mil，線(xiàn)寬/線(xiàn)距5 mil，差分走線(xiàn)在第10層。

 

圖2 PCB板層疊結構剖面圖

 

2、優(yōu)化與設計

 

從四個(gè)方面進(jìn)行設計優(yōu)化，以改善高速差分信號的傳輸性能及信號間串擾。分別為差分布線(xiàn)方式，信號分布方式，信號孔/地孔比，布線(xiàn)層選擇與過(guò)孔殘樁。CST仿真的結果以S 參數的形式體現，仿真頻率達40 GHz，在時(shí)域和頻域同時(shí)驗證所述優(yōu)化方法的有效性。

 

2.1 布線(xiàn)方式

 

差分信號從過(guò)孔引出時(shí)，不同的布線(xiàn)方式會(huì )對差分信號的傳輸特性有很大的影響，如果傳輸線(xiàn)不能等長(cháng)等距，就會(huì )引起信號失真，產(chǎn)生共模噪聲。

 

如圖3所示，信號從過(guò)孔引出時(shí)分別采取三種布線(xiàn)方式，0°，90°轉角，45°轉角，每對差分過(guò)孔周?chē)袃蓚€(gè)隔離地孔。布線(xiàn)在PCB板第10層。

 

圖3 三種差分線(xiàn)引出方式

 

圖4是以上三種不同布線(xiàn)方式的插入損耗。顯然，種水平對稱(chēng)的方式傳輸性能。差分信號重要的就是等長(cháng)等距，等長(cháng)的目的是要確保時(shí)序的準確與對稱(chēng)性，兩條傳輸線(xiàn)上的任何時(shí)延差或錯位，都會(huì )導致差分信號失真，并使部分差分信號變成共模信號，產(chǎn)生電磁干擾。

 

等距的目的是保持差分阻抗的一致性。45°和90°轉角在布線(xiàn)時(shí)都無(wú)法做到的等長(cháng)等距，產(chǎn)生相位差和共模噪聲。

 

圖4 不同布線(xiàn)方式下差分對的插入損耗

 

圖5和圖6分別從頻域和時(shí)域展示了三種布線(xiàn)方式所產(chǎn)生的共模噪聲。不論是45°轉角還是90°轉角，產(chǎn)生的共模噪聲都比0°高得多，而45°轉角布線(xiàn)要略?xún)?yōu)于90°轉角。

 

圖5 不同布線(xiàn)方式下共模噪聲頻域比較

 

圖6 不同布線(xiàn)方式下共模噪聲時(shí)域比較

 

根據經(jīng)驗法則，為了把錯位維持在信號上升邊10%以?xún)?，要求兩線(xiàn)長(cháng)度匹配至上升邊空間延伸的10%以?xún)?。這種情況下，對走線(xiàn)總長(cháng)度的匹配要求如下：

 

ΔL =0.1×RT×v

 

式中：ΔL 表示為錯位維持在上升邊的10%以?xún)?，兩條走線(xiàn)之間的長(cháng)度偏差；RT表示信號的上升邊；v 表示差分信號的傳播速度。如果信號的傳播速度大致為6 in/ns，上升邊為100 ps，那么兩條走線(xiàn)的長(cháng)度應匹配至其偏差小于60 mil。

 

由于高速信號上升時(shí)間越來(lái)越短，留給緣于走線(xiàn)長(cháng)度偏差的錯位預算在不斷變小，使得走線(xiàn)長(cháng)度之間的匹配顯得愈加重要。

 

因此在實(shí)際應用中，應盡量采用0°這樣水平對稱(chēng)的方式布線(xiàn)，來(lái)達到等長(cháng)等距的目的。

 

2.2 信號分布方式

 

BGA封裝管腳在扇出時(shí)通過(guò)過(guò)孔連接至PCB板其他各層，幾十對差分對同時(shí)高密度、長(cháng)線(xiàn)并行，相鄰的傳輸線(xiàn)由于電場(chǎng)和磁場(chǎng)的作用（耦合電容/耦合電感），一對差分線(xiàn)傳輸的信號會(huì )對相鄰的傳輸線(xiàn)產(chǎn)生串擾[9]。

 

由于BGA焊點(diǎn)的排列是固定的，因此焊盤(pán)和過(guò)孔的位置取決于焊點(diǎn)的分布，合理的BGA管腳信號布局可以改善差分對之間的串擾。不同信號分布方式見(jiàn)圖7。

 

圖7 不同信號分布方式

 

如圖7所示的兩種布局方式：3對信號橫向水平布置；3對信號正交布置。

 

每對信號周?chē)饔袃蓚€(gè)隔離地孔。中間為受擾線(xiàn)，兩邊為干擾線(xiàn)，根據走線(xiàn)將3對差分對定義成6個(gè)差分端口，D1~D3為BGA扇出端，通過(guò)觀(guān)察D4，D6端口對D2端口的遠端串擾來(lái)分析相鄰通道的串擾情況，由于兩邊對稱(chēng)，只需觀(guān)察D4端口對D2端口的串擾。差分對遠端串擾比較如圖8所示。

 

圖8 不同信號分布方式下差分對遠端串擾比較

 

由圖8所示的結果可以看到，信號正交布局時(shí)，由于孔？孔之間距離增大，孔?孔耦合減小，從端口D4到端口D2的遠端串擾低于水平布局時(shí)的遠端串擾。

 

由表1可知，優(yōu)化后的遠端串擾比原設計在大于5 GHz頻帶內有5～15 dB的改善。圖9從時(shí)域也驗證了正交布局的優(yōu)越性。優(yōu)化后的設計瞬態(tài)峰值噪聲比原設計降低了10 mV，如表1所示。

 

圖9 不同信號分布方式下差分對遠端串擾時(shí)域響應比較

 

表1 遠端串擾比較

 

2.3 信號孔/地孔數量比

 

由于在設計中BGA焊點(diǎn)的間距是固定的，一味增加信號之間的距離來(lái)降低串擾不太可能，簡(jiǎn)單的方法就是在重要信號孔周?chē)黾拥乜赘綦x。

 

以下四種方案信號孔/地孔(S G) 比分別為1∶1，1∶2，1∶3，1∶4，信號布局方式采取第2.2節中正交布局方式，如圖10所示。

 

圖10 不同S G 比信號布局

 

四種方案遠端串擾比較如圖11所示，S G 比為1∶2時(shí)，差分信號的遠端串擾要比1∶1時(shí)有很大改善。由表2可知，在5~30 GHz頻段，S G 比1∶2比1∶1遠端串擾降低了8~17 dB。

 

在重要信號孔周?chē)黾拥乜赘綦x，能夠縮短地回流路徑、降低信號過(guò)孔的電感不連續性，因此可以在一定程度上改善串擾，但是很快就會(huì )飽和，S G 比1∶4與1∶3時(shí)差別已然不大，遠端串擾的改善很有限。

 

4種方案遠端串擾的時(shí)域仿真結果如圖12所示，可以得到與頻域同樣的分析結果。從時(shí)域結果可得到4種方案的瞬態(tài)峰值噪聲，S G 比1∶1時(shí)高達22 mV，1∶2時(shí)則很快降低到6 mV，1∶3和1∶4時(shí)均在1.6 mV左右，相差不到0.03 mV，如表2所示。

 

圖11 四種方案遠端串擾比較

 

圖12 四種方案遠端串擾時(shí)域響應比較

 

表2 遠端串擾比較

 

由于BGA封裝引腳數量有限，并不能無(wú)上限地增加地孔數量。在串擾影響和引腳數量的權衡之下，20 GHz以?xún)萐 G 比1∶2與1∶3區別不大，選擇1∶2即可。20 GHz以上時(shí)，S G 比1∶3要明顯優(yōu)于1∶2。

 

2.4 布線(xiàn)層選擇與過(guò)孔Stub的影響

 

在重要信號孔周?chē)黾拥乜赘綦x是降低串擾簡(jiǎn)單的方法，但是很快就飽和了，而且這樣很難達到一個(gè)理想的屏蔽。

 

在封裝與PCB互連區域，高速差分對之間除了孔的耦合，線(xiàn)耦合也都是引起串擾的重要因素。此刻，除了考慮之前的三個(gè)方面影響，還應分析和研究布線(xiàn)層以及過(guò)孔殘樁對串擾的影響。

 

圖13的情況，三個(gè)差分對分別布在不同層且具有不同過(guò)孔Stub長(cháng)度，信號正交布局，每對差分過(guò)孔周?chē)O置6個(gè)隔離地孔。圖13（a）中3個(gè)差分對都布在PCB第10層，靠近底層。圖13（b）中兩側的干擾線(xiàn)從第10層移到第3層，且將長(cháng)Stub背鉆59.1 mil。

 

這樣兩邊干擾信號與中間受擾信號之間孔耦合的垂直長(cháng)度顯著(zhù)減少。圖13（c）與圖13（b）恰好相反，中間的受擾線(xiàn)布在第3層并且背鉆，兩邊干擾線(xiàn)布在第10 層。圖13（d）中間受擾線(xiàn)布在第10層，兩邊干擾線(xiàn)布在第3層且保留長(cháng)Stub。

 

遠端串擾的頻域比較如圖14 所示，與方案（a）相比，方案（b）減小了兩邊干擾信號過(guò)孔的垂直長(cháng)度，孔耦合減少，而且3對差分線(xiàn)不在同一層，線(xiàn)?線(xiàn)之間耦合也減小了，串擾會(huì )有很大改善。

 

由表3 可知，在5~30 GHz頻帶內，方案（b）比方案（a）遠端串擾改善了4~12 dB。方案（c）與（b）的區別在于（c）有多余的孔線(xiàn)耦合，（c）中受擾線(xiàn)放在第3層且背鉆，干擾線(xiàn)放在第10層，雖然孔耦合也可以減小，但是兩邊長(cháng)長(cháng)的干擾信號孔會(huì )對中間差分線(xiàn)產(chǎn)生線(xiàn)干擾。

 

而方案（b）中，由于干擾信號孔背鉆，受擾信號在經(jīng)過(guò)時(shí)，并沒(méi)有長(cháng)Stub對差分線(xiàn)的干擾。由此，方案（b）的串擾是的。如果沒(méi)有背鉆，如方案（d），雖然三對信號差分線(xiàn)不在同一層，但長(cháng)長(cháng)的Stub不僅會(huì )影響阻抗的連續性，使自身差分信號產(chǎn)生諧振，還會(huì )增大相鄰差分信號之間的串擾，甚至都不如方案（a）將信號都布置在靠近底層。

 

圖14 四種方案遠端串擾比較

 

從時(shí)域仿真結果中可以得到與頻域同樣的分析結果，如圖15所示。由表3可知，四種方案的瞬態(tài)峰值噪聲，方案（b），方案（d）。因此，在今后的設計中，為避免過(guò)孔長(cháng)Stub對信號的干擾，差分線(xiàn)應盡量靠近PCB板底層布線(xiàn)，多走內部帶狀線(xiàn)。

 

幾對并行的差分信號可分別布置在不同信號層以降低串擾，但要注意布在淺層的信號過(guò)孔一定要背鉆。

 

圖15 四種方案遠端串擾時(shí)域響應比較

 

表3 遠端串擾比較

 

3、實(shí)驗結果比較與分析

 

通過(guò)對以上仿真結果進(jìn)行比較與分析，可以得到如下設計和優(yōu)化建議：

 

（1）差分信號從過(guò)孔引出時(shí)，為滿(mǎn)足等長(cháng)等距的要求，應盡量采用水平對稱(chēng)的布線(xiàn)方式，以達到的傳輸性能和的共模噪聲。如果布線(xiàn)時(shí)無(wú)法做到的水平對稱(chēng)，45°轉角布線(xiàn)要優(yōu)于90°轉角布線(xiàn)。

 

（2）BGA封裝信號引腳布局采用正交方式，可充分降低差分對之間串擾的影響。與水平布局相比，正交布局在5~30 GHz頻帶內串擾有5～15 dB的改善。

 

（3）在重要信號孔周?chē)黾拥乜赘綦x，可以在一定程度上改善串擾，但是很快就會(huì )飽和，由仿真結果可知：20 GHz以?xún)冉o每一對信號孔周?chē)贾?個(gè)地孔，就可以很好的降低差分信號間的串擾，滿(mǎn)足信號完整性要求。20 GHz以上時(shí)，可在某些高速信號周?chē)贾?個(gè)隔離地孔，以改善信號之間的串擾。

 

（4）在選擇布線(xiàn)層時(shí)，為避免過(guò)孔長(cháng)Stub對信號的干擾，差分線(xiàn)應盡量靠近PCB板底層布線(xiàn)，走內部帶狀線(xiàn)。如果很多對差分對并行傳輸，幾對差分信號可分別布置在不同信號層以降低串擾，但要注意布在淺層的差分信號過(guò)孔一定要背鉆。

 

4、結論

 

本文通過(guò)對高速BGA封裝與PCB差分互連結構的優(yōu)化設計，利用CST全波電磁場(chǎng)仿真軟件進(jìn)行3D建模，分別研究了差分布線(xiàn)方式、信號布局方式、信號孔/地孔比、布線(xiàn)層與過(guò)孔殘樁這四個(gè)方面對高速差分信號傳輸性能和串擾的具體影響。

 

時(shí)頻域仿真結果表明，所述優(yōu)化方法能夠有效改善高速差分信號傳輸性能，減小差分信號間串擾，實(shí)現更好的信號隔離。

 

為保證高速信號傳輸系統的信號完整性提供了重要依據，對于高速PCB設計具有一定的指導意義。