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改進(jìn)的SAR模數轉換器進(jìn)一步擴展了設計選項

發(fā)布時(shí)間:2021-07-06 責任編輯:wenwei

【導讀】今天,幾乎所有的電子設計都涉及到模數轉換器(ADC)。在簡(jiǎn)單的應用中,配套的MCU內的ADC可能已經(jīng)足夠,而極端的高頻應用則需要高速ADC。其他設計需要特別注意數據轉換器的類(lèi)型和特性。
 
像模擬輸入濾波器這樣的設計挑戰通常需要額外的時(shí)間。不要忘了像十進(jìn)位這樣的功能,它在一些設計中提供了好處。本文提出的建議可能有助于解決這些不同的設計考慮。
 
 
ADC的選擇
 
目前常用的ADC有三種基本類(lèi)型:delta-sigma、逐次逼近寄存器(SAR)和用于RF的每秒千兆位采樣(GSPS)閃存或流水線(xiàn)ADC。您的應用將決定必須進(jìn)行數字化的信號類(lèi)型。這些是與你的設計需求相匹配的主要規格:
 
采樣率?;疽巹t是,采樣率必須比要數字化的信號的最高頻率內容大2倍或以上。換句話(huà)說(shuō),采樣率的一半的頻率被稱(chēng)為奈奎斯特頻率;它是可以被轉換而不產(chǎn)生混疊的最高頻率信號。如果不符合這個(gè)標準,就會(huì )出現混疊?;殳B會(huì )產(chǎn)生新的信號,干擾轉換過(guò)程。
 
分辨率。該規范定義了轉換的精度。分辨率是以可以測量的最小的輸入電壓增量來(lái)表示的。分辨率由輸出中的位數設定。位數越多,分辨率就越高。
 
動(dòng)態(tài)范圍。這是最高和最低輸入電壓水平之間的最大范圍,以dB表示。與此規格相關(guān)的是無(wú)雜散動(dòng)態(tài)范圍(SFDR),它定義了最高輸入振幅和本底噪聲中的峰值刺痛之間的范圍。
 
延遲。采樣脈沖的啟動(dòng)和輸出位的出現之間的時(shí)間。
 
影響ADC選擇的其他因素是噪底和信噪比(SNR)。
 
在你的應用中,功耗可能是一個(gè)主要關(guān)注點(diǎn)。功率的使用通常與采樣率成正比。
 
前兩個(gè)因素通常在一開(kāi)始就被確定下來(lái);然后選擇一個(gè)ADC架構。Δ-Σ型ADC具有最高的分辨率,其數字輸出高達32位。然而,采樣率通常低于每秒10兆次(MSPS)。
 
SAR轉換器的分辨率高達18位,采樣率高達125MSPS。這一中檔類(lèi)別適合許多應用。GSPS ADC可提供超過(guò)10 GSPS的采樣率和10至14比特的分辨率,主要見(jiàn)于射頻設備和手機等產(chǎn)品。
 
對于廣泛的一般應用,如工業(yè)設備,SAR是一個(gè)不錯的選擇。當需要高精度時(shí),delta-sigma ADC是一個(gè)可靠的選擇。
 
 
基本設計標準
 
所有ADC都需要一個(gè)模擬輸入濾波器。它的主要目的是將輸入帶寬限制在只有要被數字化的信號上。其他信號,特別是輸入端的高頻成分,可能會(huì )產(chǎn)生混疊,造成轉換錯誤。這就需要一個(gè)低通濾波器,對所需信號中最高頻率成分以上的頻率進(jìn)行急劇滾降。
 
模擬低通濾波器是有效的,但在試圖實(shí)現所需的衰減時(shí),它們可能是大而復雜的處理方式。像有限輸入響應(FIR)濾波器這樣的數字濾波器,有足夠數量的抽頭,可以提供卓越的選擇性。
 
也許最大限度地減少輸入濾波器要求的最簡(jiǎn)單方法是使用一個(gè)大大高于混疊保護所需的最小采樣率。這種超采樣增加了輸入信號和混疊信號之間的距離,從而放松了對輸入濾波器的要求。
 
請記住,較高的采樣率對MCU、FPGA或其他接收ADC輸出的電路來(lái)說(shuō)可能太快了。在轉換之后可以使用一個(gè)抽取濾波器來(lái)降低輸出速率。取樣提供了減少抗混疊濾波器要求的額外優(yōu)勢,因為取樣電路的低通濾波器效應將降低二階和三階諧波。十取法還可以提高信噪比,每2個(gè)因子可提高-3dBFS(滿(mǎn)刻度分貝)。
 
任何使用ADC的設計中最關(guān)鍵的部分是模擬前端(AFE)。除了混疊濾波器之外,大多數ADC需要一些阻抗匹配電路、偏置網(wǎng)絡(luò )以及與ADC參考電壓的連接。所有這些都必須根據你的應用進(jìn)行定制。外部元件通常是必要的,因此在你的設計中要計劃一些額外的PCB空間。
 
一個(gè)值得考慮的ADC
 
德州儀器公司提供了一系列的SAR ADC,可以與許多應用相匹配。其中一個(gè)例子是ADC364x,這是一個(gè)雙通道14位CMOS器件,可以在10至65 MSPS的速率下采樣(見(jiàn)圖)。輸入可以是單端或差分的。輸出可以是并行或串行的,使用標準CMOS的LVDS輸出。輸出上的外部電阻控制電流。
 
一個(gè)關(guān)鍵特征是它的片上數字濾波器具有抽取功能。十取法有效地降低了輸出數據率,從而可以容納較慢的外部設備,如MCU或FPGA??梢赃x擇2、4、8、16或32的十進(jìn)位。
 
使用ADC進(jìn)行設計是一個(gè)復雜的過(guò)程,需要考慮許多相互關(guān)聯(lián)的因素。為尋找最佳可用的ADC而花費的時(shí)間將在以后的設計時(shí)間和成本節約中得到回報。
 
 
免責聲明:本文為轉載文章,轉載此文目的在于傳遞更多信息,版權歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權問(wèn)題,請聯(lián)系小編進(jìn)行處理。
 
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