【導讀】乘法 DAC 是波形發(fā)生應用的理想構建模塊。因為乘法數模轉換器 (DAC) 的 R-2R 架構非常適合低噪聲、低毛刺、快速建立的應用。從固定參考輸入電壓產(chǎn)生波形時(shí)，必須考慮一些重要的交流規格，包括建立時(shí)間、中間電平毛刺和數字 SFDR。
乘法 DAC 是波形發(fā)生應用的理想構建模塊。因為乘法數模轉換器 (DAC) 的 R-2R 架構非常適合低噪聲、低毛刺、快速建立的應用。從固定參考輸入電壓產(chǎn)生波形時(shí)，必須考慮一些重要的交流規格，包括建立時(shí)間、中間電平毛刺和數字 SFDR。
今天我們就來(lái)分析下這些與波形發(fā)生相關(guān)的重要 DAC 規格。
建立時(shí)間
假設 DAC 由真實(shí)的寬帶低阻抗信號源（參考電壓和接地引腳）驅動(dòng)，那么它會(huì )迅速建立。因此，乘法 DAC 的壓擺率和建立時(shí)間主要由運算放大器決定。決定運算放大器交流性能的規格包括其輸入電容（必須保持最?。┖?3 dB 小信號帶寬。注意，運算放大器的帶寬之所以受限，是因為它必須驅動(dòng) DAC 反饋電阻這一較大負載。例如，10 kΩ 的反饋電阻就是一個(gè)相當大的負載，它是決定電路配置帶寬的主要極點(diǎn)。
圖 1. 100 ns 建立時(shí)間
中間電平毛刺
對于 R-2R 結構，代碼變化引起的主要毛刺出現在圍繞中間電平發(fā)生 1 LSB 變化時(shí)。在一個(gè) 12 位系統中（如 DAC AD5444）， 中間電平變化是從 7FFH 至 800H 或從 800H 至 7FFH 的代碼 變化。如果毛刺很?chē)乐?，可能?huì )給電機 / 閥門(mén) / 執行器控制應用帶來(lái)不利影響。當乘法 DAC 試圖從 7FFH 變?yōu)?800H時(shí)，DAC 的 MSB 切換速度低于其它位的切換速度。因此， 在 MSB 切換至 1 前的幾納秒內，DAC 看到的是 000H。圖2 中的黃色曲線(xiàn)顯示的就是這種情況 ；在 MSB 切換并將 DAC 輸出拉回 800H 之前，輸出朝 0 V 變化。
圖 2. 中間電平毛刺
數字 SFDR
無(wú)雜散動(dòng)態(tài)范圍 (SFDR) 指 DAC 的可用動(dòng)態(tài)范圍，超出此范圍，雜散噪聲就會(huì )干擾基波信號或使其失真。SFDR 衡量基波與 DC 至全奈奎斯特帶寬（DAC 采樣速率的一半） 范圍內的最大諧波或非諧波相關(guān)雜散的幅值之差。窄帶 SFDR 衡量任意窗口范圍內的 SFDR。理想正弦波的每個(gè)周期有無(wú)數個(gè)點(diǎn)。然而，用數字方式產(chǎn)生的正弦波受固定更新速率和 DAC 分辨率的限制。每個(gè)周期的點(diǎn)數由下式給出 ：
其中 ：
N = 采樣點(diǎn)數
Clock = DAC 的更新速率
fOUT = 所產(chǎn)生波形的輸出頻率
圖3 所示為使用 12 位 AD5444 產(chǎn)生的更新速率為 1 MHz 的 20 kHz 正弦波，每個(gè)周期有 50 個(gè)采樣點(diǎn)。AD5444 的最大更新速率為 2.7 MSPS。若要產(chǎn)生采樣點(diǎn)更多的波形，必須使用更快的更新速率。并行接口的 AD5445 提供 20 MSPS 的最大更新速率。
圖3. 寬帶 SFDR，fOUT = 20 kHz，時(shí)鐘 = 1 MHz
(來(lái)源：亞德諾半導體)
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