1.運放十坑之軌到軌

 

運放輸出電壓到不了電源軌的這種明坑踩了后，我選擇了軌到軌的運放，哈哈，這樣運放終于可以輸出到電源軌了。高興的背后是一個(gè)隱蔽大坑等著(zhù)我：

 

看看我常用的某公司對軌到軌運放產(chǎn)品的介紹：“高速(>50MHz)軌到軌運算放大器支持以更低的電源電壓、更接近供電軌的擺幅和更寬的動(dòng)態(tài)范圍工作。”看到?jīng)]有：

 

“以更低的電源電壓、更接近供電軌的擺幅和更寬的動(dòng)態(tài)范圍工作。”

“更接近供電軌的擺幅”

“更接近”

“接近”

...

 

看一個(gè)軌到軌運放的手冊：

 

 

輸出電壓的確是到不了電源的5V，why？

 

運放的輸出級可以簡(jiǎn)化為下面這種的結構形式：

 

 

由于MOS管有導通電阻，當流過(guò)電流時(shí)，導致了電壓降，因此，當負載越大時(shí)，導通壓降越大，輸出電壓越不能達到軌。

 

所以說(shuō)，軌到軌運放不是完全的可以使輸出到達電源值，要使用的時(shí)候，還需要看負載和溫度（影響導通電阻阻值）的關(guān)系來(lái)決定輸出能達到多大電壓。

 

 

2. 運放十坑之不可忽略的輸入偏置電流

 

設計了一個(gè)分壓電路，理論上輸入1V，輸出2V，可是一測，總是多了近6,7百個(gè)mV。這要是進(jìn)12位3V量程ADC，可是要吃掉600多個(gè)碼。點(diǎn)解？

 

 

原來(lái)運放正向輸入端和反向輸入端由于TVS漏電流和管子輸入偏置電流，導致了兩個(gè)輸入端存在輸入偏置電流（而且由于沒(méi)有任何一個(gè)器件和另外一個(gè)器件一模一樣，這兩者輸入偏置電流還不盡相同）；這兩個(gè)偏置電流會(huì )與外部電阻一起形成偏置電壓后，輸出到后端，形成誤差。如果你不巧選擇了一個(gè)基于BJT設計的運放，它具有較大的輸入偏置電流，就會(huì )造成很大的后級誤差。如下圖這種運放，真是“豈止于大，簡(jiǎn)直是莽”。

 

 

下面假設，兩個(gè)輸入端的輸入偏置電流相同。

 

 

對于，正向輸入端來(lái)說(shuō)，Ib+帶來(lái)偏置電壓幾乎等于0，而對于反向輸入端來(lái)說(shuō)，Ib-帶來(lái)的偏置電壓等于350mV（計算時(shí)，假設Vout接地，相當于R1//R2）。因此，需要的是在正向輸入端增加一個(gè)電阻，來(lái)補償反向輸入端帶來(lái)的誤差。

 

 

正如前文所述，正反相輸入偏置電流不盡相同，補償只能減小失調電壓，而正反相輸入偏置電流差也稱(chēng)為失調電流。在進(jìn)行高精度或小信號采樣時(shí)，可以選用低失調電流運放，因為加入補償電阻，也代入了一個(gè)新的噪聲源，要慎重加入。

 

 

偏置電流是運放的主要誤差之一，在之后的坑中，還會(huì )介紹一些影響后級的誤差源。

 

3.運放十坑之快速下降的PSRR

 

當我是個(gè)菜鳥(niǎo)工程師的時(shí)候，做運放設計從來(lái)不考慮PSRR，當聽(tīng)說(shuō)過(guò)PSRR之后，每次選運放都會(huì )在成本控制基礎上選擇一個(gè)有較高PSRR的運放。

 

比如這款運放PSRR達到了160dB：

 

 

根據計算公式：

 

 

即使電源電壓在4.5V-5.5V區間內發(fā)生變化，電源對運放輸出的影響只有10nV。

 

很可惜，這個(gè)指標是指電源電壓的直流變化，而不包括電源電壓交流的變化（如紋波），在交流情況下，這個(gè)指標會(huì )發(fā)生非常大的惡化。Spec.里面提到的只是直流變化，交流變化在后面圖示里面，一般情況下，非資深工程師對待圖示都是滑滑地翻過(guò)去。

 

如果運放電路使用了開(kāi)關(guān)電源，又沒(méi)有把去耦、濾波做得很好的話(huà)，后級輸入精度會(huì )受到極大的影響。來(lái)看，同一款運放的交流PSRR。

 

 

對于500kHz開(kāi)關(guān)頻率的紋波，PSRR+惡化到只有50dB，假設紋波大小為100mV，那么對于后級的影響惡化會(huì )達到0.3mV。對于很多小信號采集的應用來(lái)說(shuō)，這個(gè)誤差是不可接受的。因此，有些應用場(chǎng)景甚至會(huì )在運放電源入口做一個(gè)低通濾波（請注意電阻功耗和電阻熱噪聲）。

 

4.運放十坑之亂加的補償電容

 

以前有個(gè)“老工程師”對我說(shuō)，反饋電路加個(gè)電容，電路就不會(huì )震蕩。一看到“震蕩”這么高大上的詞語(yǔ)，我當場(chǎng)就懵逼了，以后所有的電路都并一個(gè)小電容，這樣才professional。

 

 

直到一天，我要放大一個(gè)100kHz（運氣很好，頻率還沒(méi)有太高，不然電壓反饋運放都沒(méi)法玩）的信號，也是按照經(jīng)驗并上一個(gè)電容，然后。。。信號再也沒(méi)有正常。。。因為，并上了這個(gè)電容反饋阻抗對于100kHz的信號變成了只有不到200Ω，導致放大系數變化。

 

然，這還不是關(guān)鍵，問(wèn)題在于：真的需要一個(gè)補償電容嗎？

 

首先，運放內部存在一個(gè)極點(diǎn)（把它想成就是RC低通造成的），它會(huì )造成相位的改變，最大到-90°：

 

 

如果再增加一個(gè)極點(diǎn)呢，它又會(huì )再次對相位進(jìn)行改變，最大還可以增加到90°：

 

 

這樣相位就到了-180°，這有什么問(wèn)題呢？那就是“震蕩”?？匆幌码妷贺摲答佭\放的增益：

 

 

當某些頻率點(diǎn)上的環(huán)路增益Aβ等于1，而相位為-180°的時(shí)候，這時(shí)，Vout/Vin會(huì )變成無(wú)窮大，電路就不穩定了。因此，當外部增加一個(gè)零點(diǎn)時(shí)，運放就會(huì )在某些頻率點(diǎn)進(jìn)入震蕩，比如引腳上的分布電容，如下圖：

 

 

這時(shí)，我們并上一個(gè)電容，相當于人為引入一個(gè)零點(diǎn)，把拉下去的相位，拉上來(lái)，但是，這個(gè)分布電容一般很小，使得它環(huán)路增益Aβ等于1的位置非常遠，在這么遠的頻點(diǎn)上，運放早就不能正常工作了。而看手冊這個(gè)運放自身在100k的時(shí)候，相位余量相當的高，超過(guò)了90°，完全不需要增加額外的補償電容。

 

 

因此，對于具體情況，要具體分析，不能被“老工程師”帶著(zhù)跑了。

 

5.運放十坑之被冤枉的共模輸入范圍

 

以前遇到過(guò)一個(gè)問(wèn)題，前級運放放大后，再由運放跟隨進(jìn)ADC，進(jìn)ADC的信號是0.3V-1.5V。感覺(jué)是個(gè)很簡(jiǎn)單的電路，但是后面實(shí)測這顆工作電壓為單電源5V的運放，有部分板卡在輸出1.5V左右的時(shí)候，它的輸出值并沒(méi)有完全跟隨到輸入值，而低于比1.5V的信號，跟隨都沒(méi)問(wèn)題，但是一旦接近就不對。

 

當然，這個(gè)問(wèn)題就上了硬件組的會(huì )議，最后討論的結果是：“這個(gè)運放有問(wèn)題，我們要找廠(chǎng)商嚎盤(pán)，但是我們是xx企業(yè)，別個(gè)又不得理我們，這樣吧，我們換一個(gè)其它公司的運放”。不幸的是，我們冤枉了一顆運放，并且沒(méi)有找到問(wèn)題原因，幸運的是，在沒(méi)有完全弄清原理的前提下，我們碰巧選到了一顆可以正常工作的運放。

 

來(lái)看下這款運放的一個(gè)指標，運放共模輸入范圍：

 

 

運放共模輸入范圍是運放輸入電壓的一個(gè)區間，它表征的是運放能夠線(xiàn)性工作的區間，即輸入電壓共模值在這個(gè)區間內，當輸入電壓發(fā)生變化時(shí)，輸出電壓能夠線(xiàn)性的發(fā)生變化。

 

對于跟隨電路，由于存在負反饋，基本上可認為正相輸入端電壓和負相輸入端電壓是同一個(gè)值，而這顆運放在5V供電時(shí)，它的共模輸入范圍是-0.1V至1.5V。因此，當輸入電壓在1.5V左右的時(shí)候，運放就存在不能正常線(xiàn)性跟隨的情況。

 

為什么不能跟隨呢？來(lái)看一個(gè)三極管放大電路，它也是運放的組成部分之一，來(lái)進(jìn)行舉例說(shuō)明。

 

 

當輸入的Vb發(fā)生變化時(shí)，Ie就會(huì )隨著(zhù)Vb發(fā)生相應的變化，從而引起Vc的變化，這就是跟隨。若Vb繼續增大到，使得Vc=Vcc-Ie x Rc計算值為負數的時(shí)候，而實(shí)際上Ie x Rc并不能超過(guò)Vcc，這時(shí)放大電路達到飽和甚至電流反相，導致輸出電壓固定或削峰或反向等。

 

6.運放十坑之不可忽略的壓擺率

 

做1pps驅動(dòng)電路，要求上升沿≤5ns，FPGA輸出的信號用運放跟隨增強驅動(dòng)后，發(fā)現上升沿達不到要求。為什么呢？因為沒(méi)有考慮到一個(gè)重要的指標，壓擺率。壓擺率是指：輸入為階躍信號時(shí)，閉環(huán)放大器的輸出電壓時(shí)間變化率的平均值。即輸入一個(gè)理想的階躍信號，輸出會(huì )是一個(gè)帶斜率信號，這個(gè)信號的爬升速率就是壓擺率。

 

 

看一下這個(gè)運放的壓擺率：

 

 

根本達不到要求啊，5ns只能爬升20mV，所以，上升沿根本達不到設計需求。怎么辦呢？后期飛線(xiàn)增加了一個(gè)脈沖增強電路。

 

 

脈沖增強電路C4和R4，相當于一個(gè)微分電路C4和RL（當C x RL遠小于壓擺率時(shí)間）加一個(gè)直流電阻R4，使得負載RL上的信號邊沿變得更加陡峭。分析一下：

 

a.電容C4與RL形成分壓電路，根據下圖的計算公式，C4上電壓的變化率等于RL上的電壓值。

 

 

b.那么假設電容電壓變化率在0-τ范圍內是幾乎不變化的，那么負載RL上面的電壓也是幾乎不變的，一旦電容開(kāi)始充電（電壓發(fā)生變化），負載RL的電壓就上升到頂點(diǎn)。記為波形1，如下圖。

 

 

c.然后在電容充電結束后開(kāi)始下落，為了解決沒(méi)有變化率就沒(méi)有電壓的問(wèn)題，增加一個(gè)直流電阻R4維持波形，它是一個(gè)直通波形，也就是原始波形，記為波形2。

 

 

d.兩個(gè)波形合在一起后，由于波形1，波形2的上升沿得到極大增強，從而使得合成波形上升沿得以改善。

 

7.運放十坑之被遺忘的反饋電阻

 

為了擴大外部驅動(dòng)能力，一般會(huì )在最后一級增加一個(gè)跟隨電路，選擇電流反饋運放-CFA增加運放的輸出帶寬。好簡(jiǎn)單哦，可惜你就是調不出來(lái)。還是先看圖吧。好簡(jiǎn)單哦，可惜你就是調不出來(lái)。還是先看圖吧。

 

 

什么電源軌、共模輸入范圍、增益積帶寬、帶載能力、壓擺率。。。我全都考慮了啊，還是不對呢？

 

因為，CFA和VFA（電壓反饋運放）不一樣，讀書(shū)時(shí)學(xué)的運放，基本上老師都是拿VFA進(jìn)行舉例和講解。下圖是CFA運放的模型：

 

 

它與VFA區別是，輸入端不再是兩個(gè)都虛斷，反相輸入電阻ZB是個(gè)非常小的值，但又絕對不能認為是零；它的開(kāi)環(huán)增益Gout不再是非常大，而是約等于1；它的跨阻Z可以認為是無(wú)窮大。

 

因此，CFA的跟隨電路的電路模型如下：

 

 

解出Aβ等于：

 

 

它的閉環(huán)增益是：

 

 

當沒(méi)有反饋電阻ZF的時(shí)候，A約等于1，ZF趨近于0，Aβ趨近于無(wú)窮，增益趨近于0，和想要的跟隨電路完全不一樣，也就是網(wǎng)上常說(shuō)的“CFA不加反饋電阻就沒(méi)信號”。（沒(méi)找到這句話(huà)，忘記是在哪里看到的了，只能看下CFA手冊上對反饋電阻的介紹）

 

 

因此，要增加一個(gè)反饋電阻，電路就會(huì )正常工作了。

 

PS：上面推導計算有技巧，只能從Aβ進(jìn)行計算推導，因為CFA的計算前提是反相輸入電阻ZB是個(gè)非常小的值；它的跨阻Z可以認為是無(wú)窮大，所以，要在求極限是找到一個(gè)單一變量，如果按照最終表達進(jìn)行求極限，一個(gè)函數，三個(gè)變量（ZF趨近于0，ZB趨近于0，Z趨近于無(wú)窮），沒(méi)法玩，如下圖。

 

 

8.運放十坑之失效的AD620

 

在我讀大學(xué)的年代，儀用放大器絕對是一個(gè)高X格的詞語(yǔ)，在那個(gè)還常見(jiàn)三運放搭差分運放的年代，儀放是超高共模抑制比、高溫度穩定性的代名詞，正相反相兩個(gè)電壓差一減，就得到了結果，這絕對是一個(gè)采集EEG信號的好東西啊。

 

由于EEG信號幅度很小，加上前級放大，也不過(guò)1V左右，因此，屢試不爽也沒(méi)什么問(wèn)題。后來(lái)要做一個(gè)工業(yè)現場(chǎng)信號檢測，就不正常了。還是先看圖吧：

 

 

采集4-20mA電流，得到1V-5V電壓差，放大2倍后進(jìn)入后級ADC。為了防止電阻功耗過(guò)高，R128，R129，R130三個(gè)電阻采用了并聯(lián)取值的方式，最終取到了250Ω這個(gè)值。

 

分析一下，正相輸入端2V-10V，符合器件輸入范圍（VCC-1.4V），反相輸入端1V-5V，我加了負電，那更是符合了；然后看放大倍數2倍，Vmax=10V，也符合器件輸出范圍（VCC-1.4V）；電源、放大倍數、去耦等等都沒(méi)有問(wèn)題。這是一個(gè)顯得沒(méi)有任何錯誤的原理圖，但是實(shí)際上，它會(huì )在高輸入電壓值時(shí)發(fā)生錯誤。

 

看下內部原理，就明白了（這里選一個(gè)手上有的資料，非AD620的內部原理，其實(shí)儀放原理都差不多）

 

 

正相輸入電壓和反相輸入電壓體現在儀放內部的R2處，而真正進(jìn)行輸出的電壓，是由V1out和V2out體現的，換一句話(huà)說(shuō)，最終增加的電壓值平分為兩份，一份由V1out提供，它會(huì )比V1高，另外一份由V2out提供，它會(huì )比V2低。

 

再看原理圖，在20mA的時(shí)候，Vin+達到了10V，Vin-是5V，放大2倍，在儀放內部需要將Vin+放大到12.5V。這已經(jīng)超過(guò)了儀放供電電壓，因此，是絕對不可能正常工作的。

 

9.運放十坑之ADC的采樣時(shí)間被運放拖累

 

ADC采集信號，信號穩定的時(shí)候，很準確；信號變化的時(shí)候，數據不穩定。當然了，ADC有采樣時(shí)間，軟件工程師也知道，他采了10次，只取后5次，但是數據還是有不穩定的狀態(tài)。讓硬件來(lái)看電路，硬件工程師說(shuō)，電路當然沒(méi)有問(wèn)題了，全是從別人那里扣來(lái)的，怎么在我這就有問(wèn)題了？

 

先看ADC的指標Tcycmin=500ns和Tacqmin=80ns，這是顆SAR型ADC，速度能上Mbps，還算挺快的。所以，它連續采樣10次，所用時(shí)間也才10μs左右。

 

 

而運放從信號輸入到輸出，并不是一個(gè)無(wú)延時(shí)的過(guò)程，而是一個(gè)有延時(shí)還帶震蕩的過(guò)程，同時(shí)，這個(gè)過(guò)程的時(shí)間還會(huì )因為后級線(xiàn)路的PCB設計而增大。如下圖：

 

 

看一下運放的指標，當4V時(shí)，達到0.01%，時(shí)間為5.1μs，此時(shí)帶來(lái)的波動(dòng)誤差是0.4mV，而在4V范圍內，一個(gè)16位ADC的1LSB為0.06mV。誤差可以吃掉6,7個(gè)碼字，如果再加上分布電容和走線(xiàn)電阻，這個(gè)時(shí)間會(huì )進(jìn)一步增加，使得后級穩定時(shí)間增長(cháng)，從而導致誤差變得更加的大。

 

 

后來(lái)，軟件工程師調低了采樣率，增加了采集時(shí)間，問(wèn)題得以解決。

 

10.運放十坑之被遺忘的功耗

 

做過(guò)一款板卡，功耗要求很?chē)栏?，因此，設計完成后，就畫(huà)了電源樹(shù)，計算了每個(gè)器件的功耗，沒(méi)有超，然后投版，調試，一上電，功耗超標。

 

后面一檢查，發(fā)現是運放功耗計算的時(shí)候出現了問(wèn)題，下圖這樣的運放電路用了5個(gè)。

 

 

由于是直流驅動(dòng)，在計算的時(shí)候，只考慮了運放本身的靜態(tài)功耗，PD=15V x 4.2mA =63mW，按照最大靜態(tài)功耗來(lái)考慮，功耗余量還綽綽有余。

 

 

實(shí)際上，忽略了一個(gè)重要的功率消耗點(diǎn)：運放供電電壓15V到輸出電壓（1V-4.5V）之間的電壓差，全部在運放里面消耗了，按照最大壓差計算，一個(gè)電路就消耗140mW。這種耗散功率，以前從來(lái)沒(méi)有考慮過(guò)，所以，全部都選擇性的忽略了，當遇到功耗要求緊張的需求時(shí)，問(wèn)題就暴露出來(lái)了。

 

后面改版的時(shí)候，選擇了低電壓給運放供電，減少了耗散功耗，滿(mǎn)足了指標要求。

 

 

推薦閱讀：