【導讀】相信大家對時(shí)鐘產(chǎn)品并不陌生，因為它在我們的電路中隨處可見(jiàn)，小到晶振，通常我們的MCU需要一個(gè)25MHz（或者其他頻率的）的Oscillator；或者是一個(gè)采集系統，里面的時(shí)鐘可能相對復雜，可能有ADC的采樣時(shí)鐘，FPGA的數字時(shí)鐘等，如何讓ADC前端的數據不失真的被FPGA獲取，時(shí)鐘信號非常關(guān)鍵。
在給大家帶來(lái)ADI時(shí)鐘新產(chǎn)品之前，我給大家介紹兩個(gè)關(guān)鍵參數，因為在絕大多數的Timing/Clock產(chǎn)品中都會(huì )提到這兩個(gè)參數，這兩個(gè)參數分別是Jitter（時(shí)鐘抖動(dòng)）和 Phase Noise（相位噪聲）。
Jitter（時(shí)鐘抖動(dòng)）
時(shí)鐘抖動(dòng)是一個(gè)時(shí)域的概念，是相對于理想時(shí)鐘沿實(shí)際時(shí)鐘存在不隨時(shí)間積累的、時(shí)而超前、時(shí)而滯后的偏移稱(chēng)為時(shí)鐘抖動(dòng),簡(jiǎn)稱(chēng)抖動(dòng).可以用抖動(dòng)頻率和抖動(dòng)幅度對時(shí)鐘抖動(dòng)進(jìn)行定量描述。通常希望一個(gè)周期性波形(特別是時(shí)鐘)跨過(guò)特定門(mén)限的時(shí)間非常精確，與該理想值的偏差稱(chēng)為抖動(dòng)。時(shí)鐘抖動(dòng)可以分為隨機抖動(dòng)（Random Jitter，簡(jiǎn)稱(chēng)rj）和固有抖動(dòng)（Deterministic Jitter），隨機抖動(dòng)的來(lái)源為熱噪聲、shot noise和flick noise，與電子器件和半導體器件的電子和空穴特性有關(guān)，比如ECL工藝的PLL比TTL和CMOS工藝的PLL有更小的隨機抖動(dòng)；固定抖動(dòng)的來(lái)源為：開(kāi)關(guān)電源噪聲、串擾、電磁干擾等等，與電路的設計有關(guān)，可以通過(guò)優(yōu)化設計來(lái)改善，比如選擇合適的電源濾波方案、合理的PCB布局和布線(xiàn)。簡(jiǎn)單來(lái)說(shuō)，在頻域里面隨機抖動(dòng)表現為噪聲，固有抖動(dòng)可以近似看成是諧波，毛刺。
圖1 Jitter的時(shí)域表現
Phase Noise（相位噪聲）
相位噪聲是頻域的概念，它通常與頻率相關(guān)，是指系統（如各種射頻器件）在各種噪聲的作用下引起的系統輸出信號相位的隨機變化。描述無(wú)線(xiàn)電波的三要素是幅度、頻率、相位。頻率和相位相互影響。理想情況下，固定頻率的無(wú)線(xiàn)信號波動(dòng)周期是固定的，正如飛機的正常航班一樣，起飛時(shí)間是固定的。頻域內的一個(gè)脈沖信號（頻譜寬度接近0）在時(shí)域內是一定頻率的正弦波。
圖2 Typical Phase Noise Figure
怎么去理解這個(gè)圖呢？橫軸是頻率偏移，縱軸是相位噪聲，單位是dBc/Hz，咱們看綠色這條線(xiàn)是在622.08MHz測試的，通常規格書(shū)里面會(huì )標出-138dBc/Hz@100KHz，622.08MHz,意思是這個(gè)時(shí)鐘在622.08MHz，針對這個(gè)中心頻點(diǎn)，偏移100KHz的頻譜噪聲相對于載波的能量比，這個(gè)值越小，代表噪聲越小，時(shí)鐘抖動(dòng)越小。
另外一方面，對于同一器件，頻率越高，相噪越差；頻率提高一倍，相噪惡劣6dB。
圖3 Jitter對采樣系統的影響
雙環(huán)路時(shí)鐘發(fā)生器可清除抖動(dòng)并提供多個(gè)高頻輸出
隨著(zhù)數據轉換器的速度和分辨率不斷提升，對具有更低相位噪聲的更高頻率采樣時(shí)鐘源的需求也在不斷增長(cháng)。時(shí)鐘輸入面臨的積分相位噪聲（抖動(dòng)）是設計師在設計蜂窩基站、軍用雷達系統和要求高速和高性能時(shí)鐘信號的其他設計時(shí)面臨的眾多性能瓶頸之一。普通系統有多個(gè)低頻噪聲信號，PLL 可將其上變頻至更高頻率，以便為這些器件提供時(shí)鐘。單個(gè)高頻 PLL 可以解決頻率轉換問(wèn)題，但很難設計出環(huán)路帶寬足夠低，從而能夠濾除高噪聲參考影響的PLL。搭載低頻高性能VCXO 和低環(huán)路帶寬的 PLL可以清除高噪聲參考，但無(wú)法提供高頻輸出。高速和噪聲過(guò)濾可以通過(guò)結合兩個(gè) PLL 同時(shí)實(shí)現：先是一個(gè)低頻窄環(huán)路帶寬器件（用于清除抖動(dòng)），其后是一個(gè)環(huán)路帶寬較寬的高頻器件用于扇出高頻和提升遠端相位噪聲。
ADI雙環(huán)路時(shí)鐘發(fā)生器產(chǎn)品及應用
實(shí)用案例1：
AD9528 — JESD204B/JESD204C Clock Generator with 14 LVDS/HSTL Outputs
Application: 5G small cell — RU timing for transceiver and FPGA
Features:
1. 可支持14路LVDS/HSTL輸出，最高輸出頻率可到1.25G
2. 雙環(huán)路時(shí)鐘發(fā)生器架構，PLL1作為輸入時(shí)鐘clean up，支持110MHz的鑒相頻率，外部VCXO輸入；PLL2作為第二級鎖相環(huán)，支持275MHz的鑒相頻率，內部集成VCO
3. 時(shí)鐘抖動(dòng)小于160fs@122.88 MHz，12 kHz to 20 MHz integration range
圖4 AD9528/AD9545時(shí)鐘在Small Cell的應用
實(shí)用案例2：
HMC7044 — High Performance, 3.2 GHz, 14-Output Jitter Attenuator with JESD204B
Application: High speed data converter clocking
Features:
1. 可支持14路LVDS, LVPECL, orCML輸出，最高輸出頻率可到3.2GHz
2. 雙環(huán)路時(shí)鐘發(fā)生器架構，PLL1作為輸入時(shí)鐘clean up，支持800MHz的輸入參考頻率，外部VCXO輸入；PLL2作為第二級鎖相環(huán)，支持250MHz的鑒相頻率，內部集成VCO，頻率調節范圍為2.4-3.2GHz
3. 時(shí)鐘抖動(dòng)小于44fs@2457.6 MHz, 12 kHz to 20 MHz integration range
4. 超低抖動(dòng)非常適合高速采集系統，在采樣率低于3.2G，多通道數據采集非常有優(yōu)勢，可以通過(guò)多片級聯(lián)HMC7044+HMC7043的方式實(shí)現多天線(xiàn)MIMO系統的時(shí)鐘同步
圖5 HMC7044/HMC7043在多通道數據轉化陣列的應用
最新寬帶時(shí)鐘產(chǎn)品ADF4377及應用
ADF4377 — Microwave Wideband Synthesizer with Integrated VCO
● Application: High speed data converter clocking above 3GHz samplerate, MxFE sample clock
● Preferred companion chip to the AD9081/2, AD9177, AD9207/9, AD9986/AD9988, and data converters such as the AD9213ADC, or the AD9689, AD9208, AD917xDAC and AD916x
Features:
1. 輸出頻率高達12.8GHz，內置6.4-12.8GHzVCO，無(wú)需倍頻，沒(méi)有了FOUT/2和3*FOUT/2的諧波
2. 超低時(shí)鐘抖動(dòng)：Jitter=18fs RMS (integration bandwidth: 100Hz to 100MHz), Jitter = 27 fs RMS (ADC SNR method)
3. 超低的寬帶噪底：?160 dBc/Hz at 12 GHz，Low In-Band Phase Noise (PhN)，In-Band PhN Floor = -239dBc/Hz (>3dB better than any other)，In-Band 1/f PhN = -147dBc/Hz (>13dB better than any other)
4. 鑒相頻率高達500MHz，輸入基準源頻率高達1GHz
圖6 ADF4377系統框圖
圖7 ADF4377給高速數據轉換系統提供低噪聲時(shí)鐘
圖8 ADF4377的時(shí)鐘抖動(dòng)和相位噪聲
圖9 ADF4377給AD9082提供時(shí)鐘
圖10 ADF4377給AD9082提供時(shí)鐘，EVM測試對比
來(lái)源：Arrow
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