中心議題：

• 基于CPLD的線(xiàn)陣CCD驅動(dòng)電路設

解決方案：

• 采用基于CPLD的驅動(dòng)電路實(shí)現線(xiàn)陣CCD的驅動(dòng)
• 以CPLD為驅動(dòng)中心而設計

論述了線(xiàn)陣CCD驅動(dòng)電路的工作原理和現狀，選擇基于CPLD驅動(dòng)線(xiàn)陣CCD工作的方案。采用MAXⅡ器件的EPM240T100C5N為控制核 心，以TCD1500C為例，設計了基于CPLD的線(xiàn)陣CCD驅動(dòng)電路，完成了硬件電路的原理圖的設計，并實(shí)現了軟件調試。通過(guò)QuartusⅡ軟件平 臺，對其進(jìn)行了模擬仿真。實(shí)驗結果表明，設計基于CPLD的線(xiàn)陣CCD驅動(dòng)電路能夠滿(mǎn)足CCD工作所需的驅動(dòng)脈沖。

如何實(shí)現高精度的運動(dòng)裝置角度和位移測量，一直是系統或設備設計中需要解決的關(guān)鍵技術(shù)之一。隨著(zhù)半導體微電子技術(shù)的迅猛發(fā)展，各種新型器件不斷涌現，其中線(xiàn)陣CCD(Charge Coupled Devices)電荷耦合器件因其所具有的高精度、無(wú)接觸、高可靠性等優(yōu)點(diǎn)，應用越來(lái)越廣泛。

1 總體方案設計

線(xiàn)陣CCD一般不能直接在測量裝置中使用，因此CCD驅動(dòng)信號的產(chǎn)生及輸出信號的處理是設計高精度、高可靠性和高性?xún)r(jià)比線(xiàn)陣CCD驅動(dòng)模塊的關(guān)鍵。

傳 統驅動(dòng)CCD的設計方法使CCD的工作頻率較慢，信號輸出噪聲增大，不利于提高信噪比，不能應用于要求快速測量的場(chǎng)合。而用可編程邏輯器件CPLD進(jìn)行驅 動(dòng)，則可提高脈沖信號相位關(guān)系的精度，以及提供給CCD驅動(dòng)脈沖信號的頻率，而且調試容易、靈活性高。目前，在工業(yè)技術(shù)中，多采用基于CPLD的驅動(dòng)電路 實(shí)現線(xiàn)陣CCD的驅動(dòng)。系統框圖如圖1所示。

 

2 硬件設計

2.1 CPLD的硬件電路的設計

以CPLD(Complex Programmable Logic Device)器件為核心，設計線(xiàn)陣CCD的驅動(dòng)電路。然后在其基礎上擴展，選擇其他元器件，設計出與其相配套的電路部分，經(jīng)調試后組成硬件系統。

CPLD 的電路由5部分組成，有源晶振向EPM240T100CSN的U1A的IO/GCLK0口輸入時(shí)鐘脈沖CLK0，提供了CPLD工作的時(shí)鐘脈沖，因為時(shí)序 邏輯的需要。U1C從JTAG端口中下載程序，U1B的52、54、56、58口輸出脈沖信號。U1D管腳接3. V電壓，U1E管腳接地。電路原理如圖2所示。

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2.2 DC/DC模塊的設計

為得到CPLD所需的電壓，外接電源需要經(jīng)過(guò)DC/DC模塊進(jìn)行轉換。為進(jìn)一步減少輸出紋波，可在輸入輸出端連接一個(gè)LC濾波網(wǎng)絡(luò )，電路原理如圖3所示。

 

2.3 穩壓模塊的電路設計

由DC/DC模塊轉換的直流電壓，經(jīng)過(guò)一個(gè)R11電阻和一個(gè)發(fā)光二極管接地，發(fā)光二極管指示燈，然后從AMS芯片的Vin端輸入，進(jìn)入到芯片的內部，經(jīng)過(guò)一系列的計算，從Vout輸出3.3 V電壓，GND端端口接地。為消除交流電的紋波，電路采用電容濾波，分別用0.1μF的極性電容和10μF的非極性電容組成一個(gè)電容濾波網(wǎng)絡(luò )。電路原理如圖4所示。

 

2.4 CCD電路設計

CCD電路采用TCD1500C，它是一個(gè)高靈敏度、低暗流、5340像元的線(xiàn)陣圖像傳感器。其像敏單元大小是7 μm×7μm×7 μm，相鄰像元中心距7μm，像元總長(cháng)37.38mm。該傳感器可用于傳真、圖像掃描和OCR。TCD1500C的測量精度和分辨率都很高，并且只需4路驅動(dòng)信號：SH、φ、RS、SP。電路原理如圖5所示。

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2.5 電平轉換的電路設計

由于CPLD輸出的驅動(dòng)脈沖電壓為3.3 V，而CCD工作所需的驅動(dòng)脈沖為5 V，所以需要在CPLD和CCD之間加入—個(gè)電平轉換電路。電路原理如圖6所示。
 

3 軟件設計

系統軟件采用 Verilog HDL硬件描述語(yǔ)言，按照模塊化的思路設計，將要完成的任務(wù)分成為多個(gè)模塊，每個(gè)模塊由一個(gè)或多個(gè)子函數完成。這樣能使設計思路清晰、移植性強，在調試軟 件時(shí)容易發(fā)現和改正錯誤，降低了軟件調試的難度。程序中盡量減少子函數之間的相互嵌套調用，這樣可以減少任務(wù)之間的等待時(shí)間，提高系統處理任務(wù)的能力。主 程序如圖7所示。

SH是一個(gè)光積分信號，SH信號的相鄰兩個(gè)脈沖之間的時(shí)間間隔代表了積分時(shí)間的長(cháng)短。光積分時(shí)間為5 416個(gè)RS周期，對系統時(shí)鐘進(jìn)行光積分的分頻，實(shí)現了SH信號脈沖。在光積分階段，SH為低電平，它使存儲柵和模擬移位寄存器隔離，不會(huì )發(fā)生電荷轉移。時(shí)鐘脈沖φ為典型值0.5 MHz時(shí)，占空比為50%，占空比是指高電平在一個(gè)周期內所占的時(shí)間比率。它是SH信號和占空比為50%的一個(gè)0.5MHz的脈沖信號疊加，所以0.5 MHz的信號和SH信號通過(guò)一個(gè)或門(mén)，就可以實(shí)現φ信號；輸出復位脈沖RS為1 MHz，占空比1：3。此外，RS信號和SH、φ信號有一定的相位關(guān)系，通過(guò)一個(gè)移位寄存器移相，來(lái)實(shí)現RS脈沖信號。
 

4 仿真實(shí)驗

系統時(shí)鐘周期部分設置為1 ns，正常工作時(shí)復位信號RS為高電平，然后對RS、φ、SH信號進(jìn)行仿真，結果如圖8所示。

5 結束語(yǔ)

研究的線(xiàn)陣CCD驅動(dòng)電路主要是以CPLD為驅動(dòng)中心而設計，這種方案減少了以往驅動(dòng)電路的電路體積大、設計復雜、調試困難等缺點(diǎn)，增加了系統的穩定性、可 靠性，集成度高且抗干擾能力強。通過(guò)對硬件和軟件大量的模擬實(shí)驗表明，文中所研究的線(xiàn)陣CCD驅動(dòng)脈沖信號能夠滿(mǎn)足CCD工作所需的基本功能，達到了設計 要求。