當對畫(huà)質(zhì) (Resolution) 的要求愈來(lái)愈高，相對需要處理的數據量也隨之提升，以4K畫(huà)質(zhì)為例，其分辨率是FHD (2K×1K) 的四倍。為了節省影像傳輸接口的帶寬耗損，因此時(shí)序控制芯片內多半會(huì )內建SRAM內存，此一內存用來(lái)暫存已經(jīng)傳送到時(shí)序控制芯片驅動(dòng)器，但尚未要透過(guò)時(shí)序控制芯片驅動(dòng)器進(jìn)行輸出的影像數據。由于面板的尺寸愈來(lái)愈高、分辨率愈來(lái)愈高、畫(huà)面更新率、色澤也都在提升，因此，時(shí)序控制芯片內的SRAM內存將不斷的加大容量，好因應愈來(lái)愈大的影像數據傳輸量與處理量。

 

當內建SRAM容量愈來(lái)愈大時(shí)，相對時(shí)序控制芯片制造的成本也隨之增加。更多的SRAM內存容量就意味著(zhù)更大的芯片面積。且隨著(zhù)效能與耗電的要求更加嚴謹，芯片的制程也就愈往高階制程邁進(jìn)。伴隨而來(lái)的問(wèn)題，就是芯片良率以及工作可靠度的影響。先進(jìn)制程與愈來(lái)愈大的內存需求，成為時(shí)序控制芯片制造端的不穩定因素。

 

為確保時(shí)序控制芯片上的內存工作正常，內建自我測試技術(shù) (BIST; Built-In Self -Test) 成為芯片實(shí)作中，不可或缺的一部分。自我測試電路 (Built-In Self-Test)，可以提高測試的錯誤涵蓋率，縮短設計周期，增加產(chǎn)品可靠度，并加快產(chǎn)品的上市速度。由于傳統的測試做法是針對單一嵌入式內存開(kāi)發(fā)嵌入式測試電路，所以會(huì )導致時(shí)序控制芯片面積過(guò)大與測試時(shí)間過(guò)久的問(wèn)題，進(jìn)而增加時(shí)序控制芯片設計產(chǎn)生的測試費用與銷(xiāo)售成本。另外，傳統內存測試方法無(wú)法針對一些缺陷類(lèi)型而彈性選擇內存測試的算法，將導致內存測試結果不準確。有鑒于此，厚翼科技特別開(kāi)發(fā)「整合性?xún)却孀晕覝y試電路產(chǎn)生環(huán)境-Brains」，以解決傳統設計之不足。本文將針對時(shí)序控制芯片應用，結合厚翼科技所開(kāi)發(fā)之「整合性?xún)却孀晕覝y試電路產(chǎn)生環(huán)境-Brains」，搭配實(shí)作案例跟讀者們分享。

 

 

以下將以時(shí)序控制芯片應用實(shí)作案例，介紹如何透過(guò)Brains自動(dòng)化產(chǎn)生相關(guān)內存測試電路，以解決內存所造成良率下降問(wèn)題。此案例所使用的制程為130nm，圖一是該案例簡(jiǎn)略架構圖，此架構明確地將芯片IO部分與主要功能部分切開(kāi)來(lái)，并透過(guò)Pin Mux功能，來(lái)節省芯片頂層所需的控制腳位。在主要功能部分，共有四個(gè)Clock Domain，各別Clock Domain下，各自包含了不同種類(lèi)的內存于其中。針對這些內存，我們透過(guò)Brains自動(dòng)化的產(chǎn)生相對應之內存測試電路。

 

圖一 T-CON案例簡(jiǎn)略架構圖

 

此案例中，針對內存測試的需求，包含了：全速測試模式 (At-Speed Testing)，Bypass功能以及自動(dòng)分群 (Auto Grouping)。其中的Bypass功能，主要是用來(lái)提升DFT Test Coverage。當透過(guò)Scan Chain做測試時(shí)，由于無(wú)法觀(guān)測到內存內部數值，所以整體芯片Test Coverage會(huì )受影響。Brains所支持的Bypass功能，即是用來(lái)補足此點(diǎn)。該功能將內存的輸入端及輸出端進(jìn)行異或處理，并可根據需求，選擇是否使用緩存器來(lái)儲存數值。藉此，可在Scan Chain測試模式下，提升整體芯片Test Coverage。

 

由于不同的設計項目及應用，對于內存測試的需求不盡相同。因此，Brains將不同的設計需求，以選項的方式呈現。使用者可根據不同的需求，選擇所需的功能。圖二為Brains功能選擇范例檔案 (Brains Feature List, BFL)。其中紅色框線(xiàn)的部分，即是用來(lái)選擇Bypass功能是否要支持。

 

圖二 Brains功能選擇范例檔案

 

此案例總共使用到148個(gè)內存，其類(lèi)型包含了Single-Port SRAM，Dual-Port SRAM以及Two-Port SRAM。透過(guò)Brains所支持的內存自動(dòng)辨識功能，用戶(hù)只需將內存模塊的Behavior Model (Verilog file) 指定到Brains中，則可輕易地將設計項目中所用到的內存模塊辨識出來(lái)。再搭配Brains所支持的Clock Tracing功能，從內存模塊的Clock訊號，往上層追溯，直到該設計項目的Clock Root點(diǎn)，即可自動(dòng)地將內存模塊歸類(lèi)到各自所屬的Clock Domain下。表一為自動(dòng)分群之后的分群架構，共有四個(gè)BIST Controller，各別針對其所屬之內存模塊來(lái)進(jìn)行控制與測試。而詳細的分群架構，則會(huì )記錄在Brains所產(chǎn)出之BRAINS_memory_spec.meminfo檔案中，該檔案記錄各個(gè)BIST Controller中，關(guān)于Sequencer和Group的架構，如圖三所示。

 

表一 內存自動(dòng)分群結果

 

圖三 BRAINS_memory_spec.meminfo范例檔案

 

由圖三可得知，單一Clock Domain下，會(huì )包含Controller, Sequencer等架構，而Sequencer下則會(huì )根據BFL中關(guān)于Group的定義來(lái)劃分Group的架構，相關(guān)設定如圖四所示。其中sequencer_limit選項用來(lái)設定單一Sequencer下，所支持最多Group數。而group_limit選項則是用來(lái)設定單一Group下，所支持最多內存模塊數目。

 

圖四 BFL中Grouping相關(guān)設定

 

 

當Brains執行完畢后，則會(huì )產(chǎn)生相對應檔案。其中包含BIST 電路檔案 (Verilog file) 、相關(guān)合成模擬執行檔案 (TCL file) 以及加入BIST電路后的完整設計檔案 (Final RTL Design; Verilog file)。圖五為加入BIST電路后，完整的設計項目架構。

 

從圖五可得知，此實(shí)作案例最后會(huì )由一組JTAG接口，來(lái)控制整個(gè)BIST測試的流程。單一JTAG接口的控制方式，可節省芯片頂層的腳位數目，且標準JTAG接口，也方便與其它功能整合。

 

圖五 實(shí)作結果架構圖

 

當相關(guān)電路產(chǎn)生完畢后，需要透過(guò)仿真來(lái)驗證功能性是否完好。Brains除了產(chǎn)生相對應的仿真程序外，也會(huì )額外產(chǎn)生包含有Fault Bits的預先埋錯內存模塊 (Faulty Memory Model)。此預先埋錯內存模塊主要用來(lái)驗證Brains所產(chǎn)生的BIST電路功能正確與否。表二為各個(gè)Clock Domain執行模擬驗證時(shí)所需花費的時(shí)間。

 

除了仿真時(shí)間之外，所產(chǎn)生的BIST電路面積，通常也是芯片設計實(shí)作中，考慮的因素之一。表三為BIST電路合成完之面積結果，全部的BIST電路占約23K Gate Counts。以此案例之T-CON芯片所含148個(gè)內存數目來(lái)比，BIST電路所占之芯片面積相當渺小。

 

表二 模擬時(shí)間結果

 

表三 BIST電路面積結果

 

 

因應高畫(huà)質(zhì)世代來(lái)臨，時(shí)序控制芯片內含之內存數量勢必愈來(lái)愈多，此時(shí)，內存測試解決方案亦成為芯片設計中不可或缺的一環(huán)。藉由Brains自動(dòng)化產(chǎn)生相對應的內存測試電路，對用戶(hù)來(lái)講，不需太過(guò)繁復的設定過(guò)程，即可完成內存測試解決方案的實(shí)作。以此案例為例，單純Brains運行的時(shí)間，只需約九分鐘的時(shí)間 (如圖六所示) 就能完成內存測試解決方案的實(shí)作。對于分秒必爭的ASIC實(shí)作時(shí)程來(lái)說(shuō)，可節省相當大的時(shí)間。除此之外，Brains彈性的設定選項，以及基于自有專(zhuān)利所建構的硬件電路，都是用戶(hù)在實(shí)作內存測試解決方案的一大利器。

 

圖六 Brains實(shí)作時(shí)間信息