中心議題：

• 板上高速信號分析
• 印制板信號完整性整體設計
• 時(shí)鐘信號阻抗匹配

信號完整性問(wèn)題是高速PCB設計者必需面對的問(wèn)題。阻抗匹配、合理端接、正確拓撲結構解決信號完整性問(wèn)題的關(guān)鍵。傳輸線(xiàn)上信號的傳輸速度是有限的，信號線(xiàn)的布線(xiàn)長(cháng)度產(chǎn)生的信號傳輸延時(shí)會(huì )對信號的時(shí)序關(guān)系產(chǎn)生影響，所以PCB上的高速信號的長(cháng)度以及延時(shí)要仔細計算和分析。

運用信號完整性分析工具進(jìn)行布線(xiàn)前后的仿真對于保證信號完整性和縮短設計周期是非常必要的。在PCB板子已焊接加工完畢后才發(fā)現信號質(zhì)量問(wèn)題和時(shí)序問(wèn)題，是經(jīng)費和產(chǎn)品研制時(shí)間的浪費。

1板上高速信號分析

我們設計的是基于PowerPC的主板，主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME橋CA91C142B等一些電路組成，上面的高速信號如圖2-1所示。

板上高速信號主要包括：時(shí)鐘信號、60X總線(xiàn)信號、L2Cache接口信號、Memory接口信號、PCI總線(xiàn)0信號、PCI總線(xiàn)1信號、VME總線(xiàn)信號。這些信號的布線(xiàn)需要特別注意。

由于高速信號較多，布線(xiàn)前后對信號進(jìn)行了仿真分析，仿真工具采用Mentor公司的Hyperlynx7.1仿真軟件，它可以進(jìn)行布線(xiàn)前仿真和布線(xiàn)后仿真。

2印制板信號完整性整體設計

2.1層疊結構
在傳輸線(xiàn)（PCB走線(xiàn)）中的磁力線(xiàn)是沿逆時(shí)針?lè )较虻?，如果把RF返回路徑與對應的源路徑平行并且與其靠近，在返回路徑中的磁力線(xiàn)（延逆時(shí)針?lè )较虻膱?chǎng)），相對于源路徑中的磁力線(xiàn)（順時(shí)針?lè )较虻膱?chǎng)），將是相反的方向。這樣順時(shí)針場(chǎng)和逆時(shí)針場(chǎng)可以抵消。如果源和返回路徑之間的磁力線(xiàn)被消除或減小，那么除了在走線(xiàn)附近極小的面積，輻射或傳導的RF電流就不存在了。多層印制板可以實(shí)現通量最小化，這是采用多層電路板的原因之一。信號層靠近參考層，信號返回路徑直接位于信號線(xiàn)的下方，回路面積最小，通量抵消最明顯。

為了實(shí)現通量最小化，必須實(shí)現PCB板上信號層和參考層交錯排列，這樣，每個(gè)信號層都有相鄰的參考層?？紤]到本板上的芯片數多，特別密集，而且電氣網(wǎng)絡(luò )也特別多，所以采用多少層的PCB要仔細安排，多了或少了都不好：如果層數太少，布線(xiàn)將變得很困難，甚至可能完不成布線(xiàn)。當然在布線(xiàn)過(guò)程中如果感覺(jué)布線(xiàn)空間不夠，可以再增加層數，但加層后要對已完成的布線(xiàn)做許多調整，重新安排一些走線(xiàn)規則，這將增加許多工作量。

如果層數太多，加工成本增加，板子厚度可能失控。目前4層板的板費為0.5元/平方厘米左右，而六層板的板費為1.5元/平方厘米左右。印制板層數每增加兩層，板費要增加好幾倍。按VME64總線(xiàn)標準，印制板厚度應為1.6±0.2mm，即63±8mil，目前國內的印制板設備，采用的板芯一般最薄的為5mil厚，銅層厚度有0.5盎司、1.0盎司、1.5盎司等規格，如果層數太多，印制板厚度無(wú)法滿(mǎn)足要求。

2.2阻抗考慮
PCI2.2規范要求PCB上的信號線(xiàn)在未焊接器件之前的特征阻抗為60Ω-100Ω，VME64規范要求PCB上的信號線(xiàn)在未焊接器件之前的特征阻抗為50Ω－60Ω。按目前的集成電路生產(chǎn)工藝，50Ω－100Ω的阻抗是比較合適的，不同的信號有一些差別?，F在比較好的PCB加工設備，能加工線(xiàn)寬4mil、間距4mil的印制線(xiàn)。根據阻抗要求和目前PCB加工設備現狀，信號線(xiàn)基本采用5mil線(xiàn)寬和5mil間距，對有些信號線(xiàn)的阻抗，如果層間距和印制板基材介電常數調整無(wú)法滿(mǎn)足要求，可以采用4mil的信號線(xiàn)布線(xiàn)。
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2.3傳輸速度
PCI2.2規范要求PCB上的信號線(xiàn)在無(wú)負載時(shí)的傳輸速度為150ps/inch-190ps/inch。PCB上的信號線(xiàn)在無(wú)負載情況下的傳輸速度只與介質(zhì)材料的介電常數相關(guān)，所以選取介質(zhì)材料的介電常數時(shí)除了考慮它對印制線(xiàn)特征阻抗的影響外，還應考慮它對印制線(xiàn)傳輸速度的影響。

2.4整板層疊及阻抗設計
綜合以上三點(diǎn)，最后采用12層印制板，其中8個(gè)信號層（包括元件層），兩個(gè)地層，一個(gè)3.3V電源層，一個(gè)混合電源層（包括5V、2V、兩個(gè)2.5V）。用HyperLynx軟件優(yōu)化出來(lái)的PCB層疊結構如圖2-2所示，總厚度為65.7mil，即1.67mm，滿(mǎn)足VME64規范要求。

3時(shí)鐘信號阻抗匹配

時(shí)鐘信號是各設備工作的基礎，所以時(shí)鐘信號的質(zhì)量尤為重要，在PCB設計時(shí)要慎重對待。

板上時(shí)鐘信號很多，主要高速時(shí)鐘信號如圖2-3所示。

時(shí)鐘芯片的輸出信號阻抗一般都比較小。芯片MPC950的輸出阻抗為7ohm，芯片AV9155的輸出阻抗為10ohm。本板上的時(shí)鐘信號都是點(diǎn)對點(diǎn)連接，所以采用串行端接進(jìn)行阻抗匹配電路設計。具體串連電阻的大小由HyperLynx仿真后決定。
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4 L2Cache總線(xiàn)和60x總線(xiàn)信號完整性分析

本板的L2Cache總線(xiàn)工作頻率200Mhz，60x總線(xiàn)工作頻率100MHz，是板上工作頻率最高的部分。依據MPC755、MPC107、PowerSpan的芯片手冊，阻抗在50ohm～70ohm之內比較合適，按前面層疊結構的設計，5mil的信號線(xiàn)寬是可以保證阻抗要求的。

因為板上這兩個(gè)總線(xiàn)的負載最多為2個(gè)負載，且這幾個(gè)芯片之間的距離很近，相關(guān)的PCB走線(xiàn)很短，所以信號時(shí)序關(guān)系一般能夠滿(mǎn)足要求（盡管其工作頻率很高）。下面給出L2Cache總線(xiàn)上典型時(shí)鐘線(xiàn)、地址線(xiàn)以及數據線(xiàn)的PCB走線(xiàn)圖以及在HyperLynx仿真軟件的BoardSim工具下的仿真波形。MPC755、MPC107、PowerSpan和GVT71128芯片的IBIS模型均來(lái)自于芯片廠(chǎng)商（Motorola、TUNDRA和GALVENTECH）。