以DDR3信號為例，在JEDEC規范中規定了一個(gè)建立保持時(shí)間的基準值（圖1），還有就是derating值（圖2），兩者之和就是所需的建立保持時(shí)間。

由圖2表格中可以看到derating的取值是與data，strobe的slew rate有關(guān)，還和判斷門(mén)限有關(guān)的。這個(gè)怎么理解呢？

如圖3，建立時(shí)間等于TDS-ref（在ref處的建立時(shí)間）減去Trise（Vref到VIH AC的時(shí)間）。規范中的基準值是預減去了這個(gè)Trise的，這個(gè)預減去的值是特定slew rate為1V/ns時(shí)的值，若判斷門(mén)限是AC175，則預減去175ps。請再看圖2，當slew rate等于1V/ns時(shí)，derating為0，不需要調整；當slew rate大于1V/ns（更快）時(shí)，從Vref到Vih(ac)所需的時(shí)間就少，預減多了，要補回來(lái)，所以取值為正；當slew rate小于1V/ns（更慢）時(shí)就預減少了，所以取值為負。從圖2中的取值關(guān)系推導出取值公式為Derating @AC175 = 175ps - 175mV/SR，大家可以代入計算一下試試。如果判斷門(mén)限是AC150或其他都可以套用。而保持時(shí)間是DC門(mén)限，其公式為Derating @DC100 = 100ps - 100mV/SR。

 

下圖是1600Mbps的DDR3信號，判斷門(mén)限AC150，跑出來(lái)的波形一量5V/ns。JEDEC的derating表最大到2v/ns,咋辦？

簡(jiǎn)單，可以用上面的公式計算出derating值，但上述公式只適用于>1v/ns的情況。然后和基準值相加得到總的建立保持時(shí)間，如下表，總共所需的建立保持時(shí)間的總和是255ps。這樣就可以準確的估算時(shí)序裕量了。

當我們的上升沿，下降沿單調性差時(shí)，我們該如何確定slew rate呢？JEDEC規范中定義了normal slew rate和tangent slew rate，如圖5，圖6。

問(wèn)題來(lái)了：到底是選normal slew rate還是tangent slew rate，為什么？