中心議題：

• PCB的布線(xiàn)和布局技巧
• PCB的設計技術(shù)

解決方案：

• 高速信號的傳輸線(xiàn)效應抑制方案
• 高速PCB的電磁兼容設計

點(diǎn)擊搶先報名上海電路保護與電磁兼容研討會(huì )
聚焦工業(yè)、通信、汽車(chē)應用，解決設計優(yōu)化與元器件選型難題
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高速電路設計是一個(gè)非常復雜的設計過(guò)程，在進(jìn)行高速電路設計時(shí)有多個(gè)因素需要加以考慮，這些因素有時(shí)互相對立。如高速器件布局時(shí)位置靠近，雖可以減少延時(shí)，但可能產(chǎn)生串擾和顯著(zhù)的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿(mǎn)足設計要求，又降低設計復雜度。本文從PCB的布線(xiàn)、布局及高速PCB的設計三個(gè)部分進(jìn)行分析，介紹高速PCB的可控性與電磁兼容性設計。

第一篇 PCB布線(xiàn)

在PCB設計中，布線(xiàn)是完成產(chǎn)品設計的重要步驟，可以說(shuō)前面的準備工作都是為它而做的，在整個(gè)PCB中，以布線(xiàn)的設計過(guò)程限定最高，技巧最細、工作量最大。PCB布線(xiàn)有單面布線(xiàn)、雙面布線(xiàn)及多層布線(xiàn)。布線(xiàn)的方式也有兩種：自動(dòng)布線(xiàn)及交互式布線(xiàn)，在自動(dòng)布線(xiàn)之前，可以用交互式預先對要求比較嚴格的線(xiàn)進(jìn)行布線(xiàn)，輸入端與輸出端的邊線(xiàn)應避免相鄰平行，以免產(chǎn)生反射干擾。必要時(shí)應加地線(xiàn)隔離，兩相鄰層的布線(xiàn)要互相垂直，平行容易產(chǎn)生寄生耦合。

自動(dòng)布線(xiàn)的布通率，依賴(lài)于良好的布局，布線(xiàn)規則可以預先設定，包括走線(xiàn)的彎曲次數、導通孔的數目、步進(jìn)的數目等。一般先進(jìn)行探索式布經(jīng)線(xiàn)，快速地把短線(xiàn)連通，然后進(jìn)行迷宮式布線(xiàn)，先把要布的連線(xiàn)進(jìn)行全局的布線(xiàn)路徑優(yōu)化，它可以根據需要斷開(kāi)已布的線(xiàn)。并試著(zhù)重新再布線(xiàn)，以改進(jìn)總體效果。

對目前高密度的PCB設計已感覺(jué)到貫通孔不太適應了， 它浪費了許多寶貴的布線(xiàn)通道，為解決這一矛盾，出現了盲孔和埋孔技術(shù)，它不僅完成了導通孔的作用，還省出許多布線(xiàn)通道使布線(xiàn)過(guò)程完成得更加方便，更加流暢，更為完善，PCB 板的設計過(guò)程是一個(gè)復雜而又簡(jiǎn)單的過(guò)程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會(huì )，才能得到其中的真諦。

1 電源、地線(xiàn)的處理
既使在整個(gè)PCB板中的布線(xiàn)完成得都很好，但由于電源、 地線(xiàn)的考慮不周到而引起的干擾，會(huì )使產(chǎn)品的性能下降，有時(shí)甚至影響到產(chǎn)品的成功率。所以對電、地線(xiàn)的布線(xiàn)要認真對待，把電、地線(xiàn)所產(chǎn)生的噪音干擾降到最低限度，以保證產(chǎn)品的質(zhì)量。

對每個(gè)從事電子產(chǎn)品設計的工程人員來(lái)說(shuō)都明白地線(xiàn)與電源線(xiàn)之間噪音所產(chǎn)生的原因，現只對降低式抑制噪音作以表述：
（1）眾所周知的是在電源、地線(xiàn)之間加上去耦電容。
（2）盡量加寬電源、地線(xiàn)寬度，最好是地線(xiàn)比電源線(xiàn)寬，它們的關(guān)系是：地線(xiàn)＞電源線(xiàn)＞信號線(xiàn)，通常信號線(xiàn)寬為：0.2～0.3mm,最經(jīng)細寬度可達0.05～0.07mm,電源線(xiàn)為1.2～2.5 mm對數字電路的PCB可用寬的地導線(xiàn)組成一個(gè)回路, 即構成一個(gè)地網(wǎng)來(lái)使用(模擬電路的地不能這樣使用)
（3）用大面積銅層作地線(xiàn)用,在印制板上把沒(méi)被用上的地方都與地相連接作為地線(xiàn)用?；蚴亲龀啥鄬影?，電源，地線(xiàn)各占用一層。

2 數字電路與模擬電路的共地處理
現在有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線(xiàn)時(shí)就需要考慮它們之間互相干擾問(wèn)題，特別是地線(xiàn)上的噪音干擾。

數字電路的頻率高，模擬電路的敏感度強，對信號線(xiàn)來(lái)說(shuō)，高頻的信號線(xiàn)盡可能遠離敏感的模擬電路器件，對地線(xiàn)來(lái)說(shuō)，整人PCB對外界只有一個(gè)結點(diǎn)，所以必須在PCB內部進(jìn)行處理數、模共地的問(wèn)題，而在板內部數字地和模擬地實(shí)際上是分開(kāi)的它們之間互不相連，只是在PCB與外界連接的接口處（如插頭等）。數字地與模擬地有一點(diǎn)短接，請注意，只有一個(gè)連接點(diǎn)。也有在PCB上不共地的，這由系統設計來(lái)決定。

3 信號線(xiàn)在在電（地）層的布線(xiàn)處理 
信號線(xiàn)布在電（地）層上在多層印制板布線(xiàn)時(shí)，由于在信號線(xiàn)層沒(méi)有布完的線(xiàn)剩下已經(jīng)不多，再多加層數就會(huì )造成浪費也會(huì )給生產(chǎn)增加一定的工作量，成本也相應增加了，為解決這個(gè)矛盾，可以考慮在電（地）層上進(jìn)行布線(xiàn)。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。

4 大面積導體中連接腿的處理
在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進(jìn)行綜合的考慮，就電氣性能而言，元件腿的焊盤(pán)與銅面滿(mǎn)接為好，但對元件的焊接裝配就存在一些不良隱患如：①焊接需要大功率加熱器。②容易造成虛焊點(diǎn)。所以兼顧電氣性能與工藝需要，做成十字花焊盤(pán)，稱(chēng)之為熱隔離（heat shield）俗稱(chēng)熱焊盤(pán)（Thermal），這樣，可使在焊接時(shí)因截面過(guò)分散熱而產(chǎn)生虛焊點(diǎn)的可能性大大減少。多層板的接電（地）層腿的處理相同。

5 布線(xiàn)中網(wǎng)絡(luò )系統的作用
在許多CAD系統中，布線(xiàn)是依據網(wǎng)絡(luò )系統決定的。網(wǎng)格過(guò)密，通路雖然有所增加，但步進(jìn)太小，圖場(chǎng)的數據量過(guò)大，這必然對設備的存貯空間有更高的要求，同時(shí)也對象計算機類(lèi)電子產(chǎn)品的運算速度有極大的影響。而有些通路是無(wú)效的，如被元件腿的焊盤(pán)占用的或被安裝孔、定們孔所占用的等。網(wǎng)格過(guò)疏，通路太少對布通率的影響極大。所以要有一個(gè)疏密合理的網(wǎng)格系統來(lái)支持布線(xiàn)的進(jìn)行。

標準元器件兩腿之間的距離為0.1英寸(2.54mm),所以網(wǎng)格系統的基礎一般就定為0.1英寸(2.54 mm)或小于0.1英寸的整倍數，如：0.05英寸、0.025英寸、0.02英寸等。
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6 設計規則檢查（DRC）
布線(xiàn)設計完成后，需認真檢查布線(xiàn)設計是否符合設計者所制定的規則，同時(shí)也需確認所制定的規則是否符合印制板生產(chǎn)工藝的需求，一般檢查有如下幾個(gè)方面：

（1）線(xiàn)與線(xiàn)，線(xiàn)與元件焊盤(pán)，線(xiàn)與貫通孔，元件焊盤(pán)與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿(mǎn)足生產(chǎn)要求。
（2）電源線(xiàn)和地線(xiàn)的寬度是否合適，電源與地線(xiàn)之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線(xiàn)加寬的地方。
（3）對于關(guān)鍵的信號線(xiàn)是否采取了最佳措施，如長(cháng)度最短，加保護線(xiàn)，輸入線(xiàn)及輸出線(xiàn)被明顯地分開(kāi)。
（4）模擬電路和數字電路部分，是否有各自獨立的地線(xiàn)。
（5）后加在PCB中的圖形（如圖標、注標）是否會(huì )造成信號短路。
（6）對一些不理想的線(xiàn)形進(jìn)行修改。
（7）在PCB上是否加有工藝線(xiàn)？阻焊是否符合生產(chǎn)工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤(pán)上，以免影響電裝質(zhì)量。
（8）多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。

第二篇 PCB布局

在設計中，布局是一個(gè)重要的環(huán)節。布局結果的好壞將直接影響布線(xiàn)的效果，因此可以這樣認為，合理的布局是PCB設計成功的第一步。

布局的方式分兩種，一種是交互式布局，另一種是自動(dòng)布局，一般是在自動(dòng)布局的基礎上用交互式布局進(jìn)行調整，在布局時(shí)還可根據走線(xiàn)的情況對門(mén)電路進(jìn)行再分配，將兩個(gè)門(mén)電路進(jìn)行交換，使其成為便于布線(xiàn)的最佳布局。在布局完成后，還可對設計文件及有關(guān)信息進(jìn)行返回標注于原理圖，使得PCB板中的有關(guān)信息與原理圖相一致，以便在今后的建檔、更改設計能同步起來(lái), 同時(shí)對模擬的有關(guān)信息進(jìn)行更新，使得能對電路的電氣性能及功能進(jìn)行板級驗證。

1 考慮整體美觀(guān)
一個(gè)產(chǎn)品的成功與否，一是要注重內在質(zhì)量，二是兼顧整體的美觀(guān)，兩者都較完美才能認為該產(chǎn)品是成功的。在一個(gè)PCB板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。

2 布局的檢查
印制板尺寸是否與加工圖紙尺寸相符？能否符合PCB制造工藝要求？有無(wú)定位標記？
元件在二維、三維空間上有無(wú)沖突？
元件布局是否疏密有序，排列整齊？是否全部布完？
需經(jīng)常更換的元件能否方便的更換？插件板插入設備是否方便？
熱敏元件與發(fā)熱元件之間是否有適當的距離？
調整可調元件是否方便？
在需要散熱的地方，裝了散熱器沒(méi)有？空氣流是否通暢？
信號流程是否順暢且互連最短？
插頭、插座等與機械設計是否矛盾？
線(xiàn)路的干擾問(wèn)題是否有所考慮？

第三篇 高速PCB設計

（一）、電子系統設計所面臨的挑戰

隨著(zhù)系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線(xiàn)的工作頻率也已經(jīng)達到或者超過(guò)50MHZ，有的甚至超過(guò)100MHZ。目前約50% 的設計的時(shí)鐘頻率超過(guò)50MHz，將近20% 的設計主頻超過(guò)120MHz。

當系統工作在50MHz時(shí)，將產(chǎn)生傳輸線(xiàn)效應和信號的完整性問(wèn)題；而當系統時(shí)鐘達到120MHz時(shí)，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無(wú)法工作。因此，高速電路設計技術(shù)已經(jīng)成為電子系統設計師必須采取的設計手段。只有通過(guò)使用高速電路設計師的設計技術(shù)，才能實(shí)現設計過(guò)程的可控性。

（二）、什么是高速電路

通常認為如果數字邏輯電路的頻率達到或者超過(guò)45MHZ~50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統一定的份量（比如說(shuō)１／３），就稱(chēng)為高速電路。

實(shí)際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱(chēng)信號的跳變）引發(fā)了信號傳輸的非預期結果。因此，通常約定如果線(xiàn)傳播延時(shí)大于1/2數字信號驅動(dòng)端的上升時(shí)間，則認為此類(lèi)信號是高速信號并產(chǎn)生傳輸線(xiàn)效應。

信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號從驅動(dòng)端到接收端經(jīng)過(guò)一段固定的時(shí)間，如果傳輸時(shí)間小于1/2的上升或下降時(shí)間，那么來(lái)自接收端的反射信號將在信號改變狀態(tài)之前到達驅動(dòng)端。反之，反射信號將在信號改變狀態(tài)之后到達驅動(dòng)端。如果反射信號很強，疊加的波形就有可能會(huì )改變邏輯狀態(tài)。

（三）、高速信號的確定

上面我們定義了傳輸線(xiàn)效應發(fā)生的前提條件，但是如何得知線(xiàn)延時(shí)是否大于1/2驅動(dòng)端的信號上升時(shí)間？一般地，信號上升時(shí)間的典型值可通過(guò)器件手冊給出，而信號的傳播時(shí)間在PCB設計中由實(shí)際布線(xiàn)長(cháng)度決定。下圖為信號上升時(shí)間和允許的布線(xiàn)長(cháng)度(延時(shí))的對應關(guān)系?！?br />
PCB 板上每單位英寸的延時(shí)為 0.167ns.。但是，如果過(guò)孔多，器件管腳多，網(wǎng)線(xiàn)上設置的約束多，延時(shí)將增大。通常高速邏輯器件的信號上升時(shí)間大約為0.2ns。如果板上有GaAs芯片，則最大布線(xiàn)長(cháng)度為7.62mm。

設Tr 為信號上升時(shí)間， Tpd 為信號線(xiàn)傳播延時(shí)。如果Tr≥4Tpd，信號落在安全區域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區域。如果Tr≤2Tpd，信號落在問(wèn)題區域。對于落在不確定區域及問(wèn)題區域的信號，應該使用高速布線(xiàn)方法。
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（四）、什么是傳輸線(xiàn)

PCB板上的走線(xiàn)可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結構。串聯(lián)電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線(xiàn)中之后，連線(xiàn)上的最終阻抗稱(chēng)為特征阻抗Zo。線(xiàn)徑越寬，距電源/地越近，或隔離層的介電常數越高，特征阻抗就越小。如果傳輸線(xiàn)和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個(gè)反射信號將傳回信號發(fā)射端并再次反射回來(lái)。隨著(zhù)能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩定。這種效應被稱(chēng)為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。

（五）、傳輸線(xiàn)效應

基于上述定義的傳輸線(xiàn)模型，歸納起來(lái)，傳輸線(xiàn)會(huì )對整個(gè)電路設計帶來(lái)以下效應。

5.1 反射信號
如果一根走線(xiàn)沒(méi)有被正確終結(終端匹配)，那么來(lái)自于驅動(dòng)端的信號脈沖在接收端被反射，從而引發(fā)不預期效應，使信號輪廓失真。當失真變形非常顯著(zhù)時(shí)可導致多種錯誤，引起設計失敗。同時(shí)，失真變形的信號對噪聲的敏感性增加了，也會(huì )引起設計失敗。如果上述情況沒(méi)有被足夠考慮，EMI將顯著(zhù)增加，這就不單單影響自身設計結果，還會(huì )造成整個(gè)系統的失敗。反射信號產(chǎn)生的主要原因：過(guò)長(cháng)的走線(xiàn)；未被匹配終結的傳輸線(xiàn)，過(guò)量電容或電感以及阻抗失配。

5.2 延時(shí)和時(shí)序錯誤
信號延時(shí)和時(shí)序錯誤表現為：信號在邏輯電平的高與低門(mén)限之間變化時(shí)保持一段時(shí)間信號不跳變。過(guò)多的信號延時(shí)可能導致時(shí)序錯誤和器件功能的混亂。通常在有多個(gè)接收端時(shí)會(huì )出現問(wèn)題。電路設計師必須確定最壞情況下的時(shí)間延時(shí)以確保設計的正確性。信號延時(shí)產(chǎn)生的原因：驅動(dòng)過(guò)載，走線(xiàn)過(guò)長(cháng)。

5.3 多次跨越邏輯電平門(mén)限錯誤
信號在跳變的過(guò)程中可能多次跨越邏輯電平門(mén)限從而導致這一類(lèi)型的錯誤。多次跨越邏輯電平門(mén)限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門(mén)限附近，多次跨越邏輯電平門(mén)限會(huì )導致邏輯功能紊亂。反射信號產(chǎn)生的原因：過(guò)長(cháng)的走線(xiàn)，未被終結的傳輸線(xiàn)，過(guò)量電容或電感以及阻抗失配。

5.4 過(guò)沖與下沖
過(guò)沖與下沖來(lái)源于走線(xiàn)過(guò)長(cháng)或者信號變化太快兩方面的原因。雖然大多數元件接收端有輸入保護二極管保護，但有時(shí)這些過(guò)沖電平會(huì )遠遠超過(guò)元件電源電壓范圍，損壞元器件。

5.5 串擾
串擾表現為在一根信號線(xiàn)上有信號通過(guò)時(shí)，在PCB板上與之相鄰的信號線(xiàn)上就會(huì )感應出相關(guān)的信號，我們稱(chēng)之為串擾。信號線(xiàn)距離地線(xiàn)越近，線(xiàn)間距越大，產(chǎn)生的串擾信號越小。異步信號和時(shí)鐘信號更容易產(chǎn)生串擾。因此解串擾的方法是移開(kāi)發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。

5.6 電磁輻射
EMI(Electro-Magnetic Interference)即電磁干擾，產(chǎn)生的問(wèn)題包含過(guò)量的電磁輻射及對電磁輻射的敏感性?xún)煞矫?。EMI表現為當數字系統加電運行時(shí)，會(huì )對周?chē)h(huán)境輻射電磁波，從而干擾周?chē)h(huán)境中電子設備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線(xiàn)不合理。目前已有進(jìn)行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數和邊界條件設置又很困難，這將直接影響仿真結果的準確性和實(shí)用性。最通常的做法是將控制EMI的各項設計規則應用在設計的每一環(huán)節，實(shí)現在設計各環(huán)節上的規則驅動(dòng)和控制。

（六）、避免傳輸線(xiàn)效應的方法

針對上述傳輸線(xiàn)問(wèn)題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法。

6.1 嚴格控制關(guān)鍵網(wǎng)線(xiàn)的走線(xiàn)長(cháng)度
如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線(xiàn)效應的問(wèn)題?，F在普遍使用的很高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問(wèn)題。解決這個(gè)問(wèn)題有一些基本原則：如果采用CMOS或TTL電路進(jìn)行設計，工作頻率小于10MHz，布線(xiàn)長(cháng)度應不大于7英寸。工作頻率在50MHz布線(xiàn)長(cháng)度應不大于1.5英寸。如果工作頻率達到或超過(guò)75MHz布線(xiàn)長(cháng)度應在1英寸。對于GaAs芯片最大的布線(xiàn)長(cháng)度應為0.3英寸。如果超過(guò)這個(gè)標準，就存在傳輸線(xiàn)的問(wèn)題。
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6.2 合理規劃走線(xiàn)的拓撲結構
解決傳輸線(xiàn)效應的另一個(gè)方法是選擇正確的布線(xiàn)路徑和終端拓撲結構。走線(xiàn)的拓撲結構是指一根網(wǎng)線(xiàn)的布線(xiàn)順序及布線(xiàn)結構。當使用高速邏輯器件時(shí)，除非走線(xiàn)分支長(cháng)度保持很短，否則邊沿快速變化的信號將被信號主干走線(xiàn)上的分支走線(xiàn)所扭曲。通常情形下，PCB走線(xiàn)采用兩種基本拓撲結構，即菊花鏈(Daisy Chain)布線(xiàn)和星形(Star)分布。

對于菊花鏈布線(xiàn)，布線(xiàn)從驅動(dòng)端開(kāi)始，依次到達各接收端。如果使用串聯(lián)電阻來(lái)改變信號特性，串聯(lián)電阻的位置應該緊靠驅動(dòng)端。在控制走線(xiàn)的高次諧波干擾方面，菊花鏈走線(xiàn)效果最好。但這種走線(xiàn)方式布通率最低，不容易100%布通。實(shí)際設計中，我們是使菊花鏈布線(xiàn)中分支長(cháng)度盡可能短，安全的長(cháng)度值應該是：Stub Delay <= Trt *0.1.

例如，高速TTL電路中的分支端長(cháng)度應小于1.5英寸。這種拓撲結構占用的布線(xiàn)空間較小并可用單一電阻匹配終結。但是這種走線(xiàn)結構使得在不同的信號接收端信號的接收是不同步的。

星形拓撲結構可以有效的避免時(shí)鐘信號的不同步問(wèn)題，但在密度很高的PCB板上手工完成布線(xiàn)十分困難。采用自動(dòng)布線(xiàn)器是完成星型布線(xiàn)的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線(xiàn)的特征阻抗相匹配。這可通過(guò)手工計算，也可通過(guò)CAD工具計算出特征阻抗值和終端匹配電阻值?！?br />
在上面的兩個(gè)例子中使用了簡(jiǎn)單的終端電阻，實(shí)際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩定的情況。這種方式最適合于對時(shí)鐘線(xiàn)信號進(jìn)行匹配處理。其缺點(diǎn)是RC匹配終端中的電容可能影響信號的形狀和傳播速度。

串聯(lián)電阻匹配終端不會(huì )產(chǎn)生額外的功率消耗，但會(huì )減慢信號的傳輸。這種方式用于時(shí)間延遲影響不大的總線(xiàn)驅動(dòng)電路。串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數量和連線(xiàn)密度。

最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點(diǎn)是不會(huì )拉低信號，并且可以很好的避免噪聲。典型的用于TTL輸入信號(ACT, HCT, FAST)。

此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。

垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長(cháng)的垂直安裝會(huì )增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過(guò)熱的電阻會(huì )出現漂移，在最壞的情況下電阻成為開(kāi)路，造成PCB走線(xiàn)終結匹配失效，成為潛在的失敗因素。

6.3 抑止電磁干擾的方法
很好地解決信號完整性問(wèn)題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計采用一個(gè)信號層配一個(gè)地線(xiàn)層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用"表面積層"技術(shù)"Build-up"設計制做PCB來(lái)實(shí)現。表面積層通過(guò)在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來(lái)實(shí)現 ，電阻和電容可埋在表層下，單位面積上的走線(xiàn)密度會(huì )增加近一倍，因而可降低 PCB的體積。PCB 面積的縮小對走線(xiàn)的拓撲結構有巨大的影響，這意味著(zhù)縮小的電流回路，縮小的分支走線(xiàn)長(cháng)度，而電磁輻射近似正比于電流回路的面積；同時(shí)小體積特征意味著(zhù)高密度引腳封裝器件可以被使用，這又使得連線(xiàn)長(cháng)度下降，從而電流回路減小，提高電磁兼容特性。

6.4 其它可采用技術(shù)
為減小集成電路芯片電源上的電壓瞬時(shí)過(guò)沖，應該為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射。

當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時(shí)，其平滑毛刺的效果最好。這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。

任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時(shí)過(guò)沖。

如果沒(méi)有電源層，那么長(cháng)的電源連線(xiàn)會(huì )在信號和回路間形成環(huán)路，成為輻射源和易感應電路。

走線(xiàn)構成一個(gè)不穿過(guò)同一網(wǎng)線(xiàn)或其它走線(xiàn)的環(huán)路的情況稱(chēng)為開(kāi)環(huán)。如果環(huán)路穿過(guò)同一網(wǎng)線(xiàn)其它走線(xiàn)則構成閉環(huán)。兩種情況都會(huì )形成天線(xiàn)效應(線(xiàn)天線(xiàn)和環(huán)形天線(xiàn))。天線(xiàn)對外產(chǎn)生EMI輻射，同時(shí)自身也是敏感電路。閉環(huán)是一個(gè)必須考慮的問(wèn)題，因為它產(chǎn)生的輻射與閉環(huán)面積近似成正比。

結束語(yǔ)

高速電路設計是一個(gè)非常復雜的設計過(guò)程，可以采用ZUKEN公司的高速電路布線(xiàn)算法(Route Editor)和EMC/EMI分析軟件(INCASES,Hot-Stage)來(lái)應用于分析和發(fā)現問(wèn)題。本文所闡述的方法就是專(zhuān)門(mén)針對解決這些高速電路設計問(wèn)題的。此外，在進(jìn)行高速電路設計時(shí)有多個(gè)因素需要加以考慮，這些因素有時(shí)互相對立。如高速器件布局時(shí)位置靠近，雖可以減少延時(shí)，但可能產(chǎn)生串擾和顯著(zhù)的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿(mǎn)足設計要求，又降低設計復雜度。高速PCB設計手段的采用構成了設計過(guò)程的可控性，只有可控的，才是可靠的，也才能是成功的！