【導讀】隨著(zhù)便攜式電子產(chǎn)品、“智能設備”和汽車(chē)電子產(chǎn)品的不斷普及，對 IC 中嵌入模擬功能的需求也不斷增加。這推動(dòng)了對特定模擬技術(shù)的需求，這些技術(shù)在整個(gè)半導體市場(chǎng)中所占的份額越來(lái)越大。
隨著(zhù)便攜式電子產(chǎn)品、“智能設備”和汽車(chē)電子產(chǎn)品的不斷普及，對 IC 中嵌入模擬功能的需求也不斷增加。這推動(dòng)了對特定模擬技術(shù)的需求，這些技術(shù)在整個(gè)半導體市場(chǎng)中所占的份額越來(lái)越大。
經(jīng)過(guò)一些簡(jiǎn)化，模擬技術(shù)可以分為三個(gè)主要類(lèi)別：
高功率BiCMOS：主要目標是功率器件的RDSON和擊穿電壓。通常具有非常廣泛的元件類(lèi)型（雙極、CMOS、LDMOS 和 DEMOS 器件），涵蓋從低壓（LV，幾伏）到極高電壓（HV，數百伏）的應用。
高速BiCMOS：主要目標是雙極器件的速度，以支持高達數百GHz的高速應用。
模擬 CMOS：主要特點(diǎn)是高密度 CMOS 邏輯，以及低寄生、低噪聲和高質(zhì)量無(wú)源器件。它們往往是 CMOS 技術(shù)的“衍生物”。
靜電放電 (ESD) 是靜電電荷從人體轉移到物體，會(huì )在短時(shí)間內（數百納秒）產(chǎn)生高電流（幾安培）。ESD 事件可能是由 IC 在制造過(guò)程中的人為處理/測試引起的，并可能導致災難性的損壞。為了保證處理/測試時(shí)的 ESD 魯棒性，每個(gè) IC 都經(jīng)過(guò)標準 ESD 測試，通常是人體模型 (HBM) 和充電器件模型 (CDM)。
為了達到所需的 ESD 魯棒性水平，在每個(gè)焊盤(pán)上添加了專(zhuān)用片上電路（通常稱(chēng)為“ESD 保護”或“ESD 鉗位”），以將 ESD 能量吸收到受保護電路的安全水平。在典型的 ESD 保護實(shí)施中，每個(gè)焊盤(pán)到焊盤(pán)組合必須具有通過(guò) ESD 保護的有效 ESD 放電路徑（圖 1）。模擬技術(shù)在 ESD 魯棒性設計方面提出了許多挑戰。
ESD 技術(shù)挑戰
CMOS 和模擬技術(shù)之間的一個(gè)根本區別在于后者通常是模塊化構建的。這允許 IC 設計人員僅選擇可用工藝掩模的一部分，以定制設計需求（并非給定工藝中可用的所有組件都可以用于設計）。
從 ESD 設計的角度來(lái)看，這意味著(zhù) ESD 設計人員必須使用不同的掩模組支持相同的 ESD 應用。這可能非常具有挑戰性，因為 ESD 保護的實(shí)際行為很大程度上取決于掩模組。換句話(huà)說(shuō)，可能需要構建同一 ESD 保護的多個(gè)版本，具體取決于可用的掩模組。
模擬技術(shù)的另一個(gè)具有挑戰性的方面在于利用模型。的 CMOS 技術(shù)的使用壽命只有幾年，而模擬技術(shù)的使用壽命可能為 10-15 年，甚至 20 年。在此生命周期內產(chǎn)生的應用組合對于 ESD 設計來(lái)說(shuō)是一個(gè)相當大的挑戰。
漏極擴展 MOS 的ESD 設計挑戰
漏極擴展 MOS (DEMOS) 是一種在高摻雜漏極區域或漏極擴展中添加同類(lèi)型低摻雜區域的器件（圖 2）。這會(huì )影響額定電壓（即擊穿增加）和漏極-柵極壓降（與柵極氧化物可靠性相關(guān)）。另一方面，這種類(lèi)型的設計會(huì )降低驅動(dòng)電流特性，因為通道通常沒(méi)有針對該結進(jìn)行優(yōu)化。更復雜的版本是橫向擴散 MOS (LDMOS)，具有更好的電流驅動(dòng)特性。
從 ESD 角度來(lái)看，DEMOS 晶體管具有非常低的 ESD 魯棒性，即在 ESD 條件下承受高電流密度的能力。DEMOS 的 ESD 弱點(diǎn)是高效 ESD 設計的主要挑戰，因為它需要特殊的 ESD 保護電路，該電路在 ESD 事件期間不會(huì )使用 DEMOS 晶體管（這會(huì )影響面積）。過(guò)去 15 年中的多項研究已經(jīng)解決了這個(gè)具體問(wèn)題，這也得益于在的 CMOS 技術(shù)中使用這些組件。
近的一項工作 [1] 表明，阻斷高摻雜/低摻雜漏極區域（圖 3 中的“SBLK”區域）上的硅化過(guò)程可以顯著(zhù)提高 DEMOS 晶體管的 ESD 魯棒性。
這種結構基本上增加了漏極側的電阻。雖然其具體影響相當復雜，但它可以被視為一種通過(guò)器件整個(gè)寬度上的 ESD 電流分布防止電流傳導不均勻的方法。
3 維 TCAD 電熱仿真清楚地描繪了沿器件整個(gè)寬度的均勻 ESD 電流分布，以及漏極區域硅化物的阻擋（圖 4）。這將允許具有這種結構的 DEMOS 耗散一些 ESD 能量，從而減少對 ESD 保護設計的限制。
高壓有源 FET
“有源 FET”是非常流行的 ESD 保護器件，通常用于低壓應用。該名稱(chēng)指的是在有源工作模式下 ESD 電流通過(guò) MOS 器件分流的事實(shí)。該模式僅在 ESD 條件下通過(guò) ESD 事件檢測器啟用。該電路定時(shí)在 ESD 事件的整個(gè)持續時(shí)間（1-2 微秒）內保持導通狀態(tài)。
在 CMOS 技術(shù)中，氧化物和漏極結共享相同的額定電壓，通態(tài)是通過(guò)漏極與柵極的瞬態(tài)耦合來(lái)實(shí)現的。圖 5 顯示了該概念的基本實(shí)現。
對于高壓器件（如前面提到的 DEMOS 和 LDMOS），漏極額定值可能遠高于柵極額定值（例如，漏極額定值為 20V，而柵極額定值僅為 3.3V）。因此，如圖所示的電路將無(wú)法工作，因為漏極和柵極基本上具有相同的電壓，從而導致柵極可靠性問(wèn)題（圖 5）。
需要一種方法來(lái)分壓焊盤(pán)電壓以獲得適當的柵極電壓。這可以通過(guò)源跟隨級來(lái)實(shí)現（圖 6）。該方案允許典型的高壓器件在正常的漏極和柵極工作額定值內工作。此外，與電路相比，它還具有兩個(gè)顯著(zhù)優(yōu)勢（圖 5）：
電容要小得多，因為它驅動(dòng)的晶體管要小得多。
開(kāi)啟/關(guān)閉時(shí)間常數是分開(kāi)的，并且可以單獨優(yōu)化。
高壓可控硅整流器 (SCR)
可控硅（SCR）是pnpn結構。憑借嵌入該 pnpn 結構中的垂直 pnp 晶體管和橫向 npn 晶體管的相互耦合，SCR 成為 ESD 功耗方面有效的器件。一旦兩個(gè)雙極晶體管之一開(kāi)啟，另一個(gè)雙極晶體管也會(huì )開(kāi)啟，依此類(lèi)推。
參考圖 2，通過(guò)在漏極阱擴展內添加高摻雜 P 型擴散，將 SCR 集成到任何 DeMOS（或 LDMOS）中都非常簡(jiǎn)單。從圖6中可以看出，形成了npn和pnp相互耦合的pnpn結構。此外，柵極的存在可用于進(jìn)一步調整 HV-SCR ESD 特性。
SCR 類(lèi)型的根本問(wèn)題是隨著(zhù)所施加 ESD 應力的脈沖寬度增加，它們保持功率縮放特性的能力 [2]。更具體地說(shuō)，根據 SCR 在 100ns ESD 脈沖下消耗的功率，人們預計 [2] 在 200ns 和 500ns ESD 脈沖下會(huì )消耗一定的功率。
然而，200ns 和 500ns ESD 脈沖下的實(shí)際功耗遠低于預期（圖 8）。這是一個(gè)重大問(wèn)題，特別是在 ESD 脈沖源自系統級事件的情況下，其中應力持續時(shí)間可能大大超過(guò)標準 HBM 事件的持續時(shí)間。
高壓雙極
正如高壓 SCR 所強調的那樣，高壓雙極器件也無(wú)法避免較差的縮放功率縮放特性。如圖 9 所示，實(shí)際功耗從 100ns 開(kāi)始就不遵循功率縮放定律。
除了與設計為 ESD 保護電路的高壓雙極器件相關(guān)的功率縮放問(wèn)題外，還需要考慮與高壓雙極器件相關(guān)的另一個(gè)方面：由與相鄰焊盤(pán)相連的 N 擴散形成的寄生雙極器件。
參考圖 10，焊盤(pán)（PAD1 和 PAD2）通常具有以公共接地 (GND) 為基準的 ESD 保護。如果發(fā)生從 PAD1 到 PAD2 的 ESD 事件，ESD 電流（圖 10 中的紅色實(shí)線(xiàn)）將從 ESD 保護 1 流經(jīng)公共 GND 和 ESD 保護 2，到達 PAD2。隨著(zhù) N 擴散與 PAD1 和 PAD2 相關(guān)，現在形成了寄生 npn 雙極（公共 p 基板充當雙極的基極），它可以在 ESD 事件期間傳導電流，并終失效。
此配置的主要問(wèn)題是由于 ESD 保護 2 中流動(dòng)的 ESD 電流，寄生雙極（公共接地）的基極具有升高的電勢。這使得寄生雙極非常容易被觸發(fā)，因此，容易失敗。
與 CMOS 技術(shù)不同，在模擬技術(shù)中，使用多個(gè) N 型擴散來(lái)支持許多不同的額定電壓和隔離技術(shù)是很常見(jiàn)的。因此，N 型擴散的任何排列都會(huì )在類(lèi)似于圖 10 所示的情況中產(chǎn)生寄生?？紤]到發(fā)射極、集電極、基極類(lèi)型的數量和幾何效應，很可能在一個(gè)給定的技術(shù)。這對于 ESD 設計來(lái)說(shuō)是相當具有挑戰性的，因為 ESD 保護網(wǎng)絡(luò )必須能夠充分保護上述寄生效應。
ESD 資格挑戰
“片上”系統級要求
為了保證 IC 制造過(guò)程中對 ESD 事件的魯棒性，需要執行 HBM 和 CDM 測試。過(guò)去幾年，出現了一種新趨勢，要求在 IC 級提供系統級 ESD 保護。通常，系統級 ESD 保護是在系統級解決的，方法是在電路板上（靠近 ESD 應力源）放置專(zhuān)用瞬態(tài)電壓抑制器 (TVS) 電路。這一趨勢背后的基本原理是，如果單個(gè) IC 具有 ESD 系統級?mèng)敯粜?，則可以消除 TVS（從而降低成本和系統設計復雜性）。
不討論為什么這個(gè)原理有缺陷，這些要求對 IC 級 ESD 設計的影響是巨大的，不僅在 ESD 面積方面，而且在設計復雜性和所需的學(xué)習周期方面。
定制 ESD 級別要求
IC 級 ESD 穩健性的典型 ESD 級別要求是 2000V HBM 和 500V CDM。盡管已明確證明 1000V HBM 和 250V CDM 在當今的制造環(huán)境中可提供非?？煽康?ESD 設計，但某些客戶(hù)可能需要在選定引腳上具有 >8KV HBM 性能，以處理未指定的系統級事件。這些要求的影響在面積和開(kāi)發(fā)時(shí)間方面再次非常重要。
可持續發(fā)展戰略
模擬技術(shù)組件產(chǎn)品組合的廣度以及隨后需要保護的大量應用并不適合滿(mǎn)足所有要求的“單一 ESD 策略”。因此，模擬技術(shù)領(lǐng)域的 ESD 工程師正在研究所有 ESD 保護策略，仔細權衡利弊，以找到合適的解決方案。
有源 FET：它們在低壓應用中非常有效且受歡迎。然而，對于高電壓應用，低 FET 驅動(dòng)電流和大面積的結合使其吸引力下降。
基于擊穿的器件：它們依賴(lài)于寄生雙極 npn 或 pnp。由于出色的面積/ESD 性能權衡，基于 Npn 的器件非常受歡迎。主要缺點(diǎn)是難以控制過(guò)程變化的性能。
SCR：這些解決方案在面積/ESD 性能方面是有效的，并且非常易于設計。然而，從 DRC-LVS 的角度來(lái)看，固有的閂鎖風(fēng)險和實(shí)施困難在一定程度上限制了它們的使用。
自我保護：該解決方案在大型輸出驅動(dòng)器的情況下非常有效，該驅動(dòng)器也可以設計為承受 ESD 事件。缺點(diǎn)是需要在 IP 和 ESD 之間進(jìn)行協(xié)同設計。
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