靜電在芯片的制造、封裝、測試和使用過(guò)程中無(wú)處不在，積累的靜電荷以幾安培或幾十安培的電流在納秒到微秒的時(shí)間里釋放，瞬間功率高達幾百千瓦，放電能量可達毫焦耳，對芯片的摧毀強度極大。所以芯片設計中靜電保護模塊的設計直接關(guān)系到芯片的功能穩定性，極為重要。隨著(zhù)工藝的發(fā)展，器件特征尺寸逐漸變小，柵氧也成比例縮小。

二氧化硅的介電強度近似為8×106V／cm，因此厚度為10 nm的柵氧擊穿電壓約為8 V左右，盡管該擊穿電壓比3.3 V的電源電壓要高一倍多，但是各種因素造成的靜電，一般其峰值電壓遠超過(guò)8 V；而且隨著(zhù)多晶硅金屬化(Polyside)、擴散區金屬化(Silicide)、多晶硅與擴散區均金屬化(Salicid)等新工藝的使用，器件的寄生電阻減小，ESD保護能力大大減弱。

為適應VLSI集成密度和工作速度的不斷提高，新穎的集成電路NSD保護電路構思不斷出現。本文將對ESD失效模式和失效機理進(jìn)行了介紹，著(zhù)重從工藝、器件和電路3個(gè)層次論述ESD保護模塊的設計思路。

1 ESD的失效模式

因ESD產(chǎn)生的原因及其對集成電路放電的方式不同，表征ESD現象通常有4種模型：人體模型HBM(Hu-man-body Model)、機器模型MM(Machine Model)和帶電器件模型CDM(charged-Device Model)和電場(chǎng)感應模型FIM(Field-Induced Model)。HBM放電過(guò)程會(huì )在幾百納秒內產(chǎn)生數安培的瞬間放電電流；MM放電的過(guò)程更短，在幾納秒到幾十納秒之內會(huì )有數安培的瞬間放電電流產(chǎn)生。 CDM放電過(guò)程更短，對芯片的危害最嚴重，在幾納秒的時(shí)問(wèn)內電流達到十幾安培。

ESD引起的失效原因主要有2種：熱失效和電失效。局部電流集中而產(chǎn)生的大量的熱，使器件局部金屬互連線(xiàn)熔化或芯片出現熱斑，從而引起二次擊穿，稱(chēng)為熱失效，加在柵氧化物上的電壓形成的電場(chǎng)強度大于其介電強度，導致介質(zhì)擊穿或表面擊穿，稱(chēng)為電失效。ESD引起的失效有3種失效模式，他們分別是：

硬失效：物質(zhì)損傷或毀壞；

軟失效：邏輯功能的臨時(shí)改變；

潛在失效：時(shí)間依賴(lài)性失效。

2 MOS集成電路中常用的提高ESD能力的手段

2.1 從制程上改進(jìn)

目前從制程上改進(jìn)ESD保護能力有2種方法：增加ESD注入工序和增加金屬硅化物阻擋層掩模版。這兩道工序提高了器件承受ESD的能力，但同時(shí)也增加了工藝成本。

2.1.1 ESD注入工序(ESD Implantation)

在亞微米工藝中，引進(jìn)了漏端輕摻雜工序(Low Do-ping Drain)見(jiàn)圖1(a)，這步工序在源端和漏端與柵極重疊的地方生成一個(gè)輕摻雜濃度的淺結，可以降低漏端在溝道中的電場(chǎng)強度分布，從而克服因熱載子效應 (Hot CarrierEffect)所造成的器件在使用長(cháng)時(shí)間后Vth漂移的問(wèn)題。該淺結一般只有0.2 m左右深，形成曲率半徑比較小的尖端，靜電通過(guò)時(shí)，會(huì )在該尖端先放電引起結的擊穿，導致熱失效。采用LDD結構的MOS器件作輸出級，很容易被靜電擊穿，HMB測試擊穿電壓常低于1 000 V。

在輸入／輸出端口處的MOS器件上增加ESD注入層見(jiàn)圖1(b)，ESD Implantion可以制備深結的傳統MOS器件，從而提高亞微米工藝下器件的ESD保護能力；在內部電路仍然使用有LDD結構的MOS器件。這樣在提高器件性能的同時(shí)又增加了ESD的保護能力。例如在相同chan-nel width(W=300μm)情形下，LDD結構的 NMOS器件，其ESD防護能力只有約1 000 V(HBM)；但ESD-Implant的NMOS元件，其ESD防護能力可提升到4 000 V。

用ESD-Implant Process做的NMOS需要增加抽取SPICE參數的步驟進(jìn)行電路仿真與設計。另外一種ESD-Implant的方法是在漏結上增加一高濃度注入的P結，使形成的PN結的擊穿電壓低于LDD結構的擊穿電壓，靜電放電時(shí)，會(huì )先從該低擊穿電壓的PN結流過(guò)，而不至于在LDD尖端放電，造成損傷。這種方法不需要對MOS器件作額外的處理。

2.1.2 金屬硅化物阻擋層(Silicide Blocking或Sali-cide Blocking)

Salicide Blocking工藝增加一張掩模版定義SalicideBlocking區域，然后去除該區域的金屬硅化物，使源、漏和柵的方塊電阻值恢復到原來(lái)的值，靜電放電時(shí)經(jīng)過(guò)大電阻時(shí)產(chǎn)生大的壓降，同時(shí)電流減小，達到提高ESD的保護能力。增加Salicide Blocking工序，可以極大程度的提升CMOS IC輸出級的ESD保護能力，但是Salicide Blocking工序也增加了工藝的復雜度，而且在去除金屬硅化物的同時(shí)，會(huì )對工藝線(xiàn)造成污染。

2.2 從器件上改進(jìn)

器件在不同偏壓下的特性和占用的布局面積是考核ESD器件的指標。圖2是各種用作ESD保護器件的I-V特性圖。圖2(a)二極管正向工作電壓約在0.8～1.2 V左右，但是反向工作電壓約在-13～-15 V左右。因此，當相同大小的ESD放電電流流經(jīng)該二極管時(shí)，在反向靜電壓下產(chǎn)生的熱量遠大于正向靜電壓情形下產(chǎn)生的熱量，即二極管能承受的正向ESD電壓將遠大于反向ESD電壓。

圖2(b)MOS和圖2(c)三極管的ESD承受能力與二次崩潰點(diǎn)電流It2有關(guān)。當ESD放電電流大于該器件的It2，該器件便會(huì )造成不可回復性的損傷，且二者的箝制電壓一般較大，導致功率較高。圖2(d)晶閘管(SCR)在正偏與反偏時(shí)工作電壓都只有1 V左右。對比4種器件可看出晶閘管的箝制電壓更低，所以功耗最小，晶閘管通過(guò)相同的電流時(shí)占用的面積也小，綜上晶閘管是最理想的ESD保護器件。

晶閘管的一次擊穿電壓較高，約為30～50 V見(jiàn)圖3(a)，這樣在內部電路都被破壞后晶閘管才會(huì )導通釋放靜電壓，起不到對電路的保護作用，所以一般采用SCR與MOS器件的組合形成低電壓觸發(fā)晶閘管(LVTSCR)，MOS器件在擊穿后觸發(fā)SCR導通釋放靜電壓，此種組合可有效地將SCR的擊穿電流降到10 V左右，見(jiàn)圖3(b)，從而安全保護內部電路。

2.3 從電路上改進(jìn)

針對ESD放電的瞬間電壓快速變化，借助電容耦合(coupling)作用使ESD防護電路達到更有效率的保護能力。

在亞微米工藝下，輸入／輸出PAD處的ESD保護用的MOS一般W／L的值較大，在布局上經(jīng)常畫(huà)成叉指結構。但是，在ESD放電發(fā)生時(shí)，各個(gè)叉指不一定會(huì )同時(shí)導通，若只有2～3支叉指先導通，ESD電流便集中流向這2～3支叉指，該器件的ESD防護能力等效于只有2～3支叉指的防護能力。為克服大尺寸晶體管不均勻導通的情況，可以利用電容耦合作用來(lái)使大尺寸晶體管的每一叉指都能均勻地導通。

圖4(a)利用電容耦合作用使大尺寸晶體管均勻導通，NMOS的雜散Cgd電容做耦合器件，通過(guò)場(chǎng)氧NMOS加強了耦合電容的效用，當正的ESD電壓突然出現在PAD上時(shí)，由于電容耦合作用NMOS柵極電壓跟著(zhù)上升，故大尺寸NMOS均勻導通而進(jìn)入驟回崩潰區(snapback region)，ESD放電能量便可均勻分散到每一叉指來(lái)承受，真正發(fā)揮大尺寸晶體管器件應有的ESD防護水準。

圖4(b)是電容耦合技術(shù)應用于輸入級ESD防護電路上的一種安排，GCNMOS(Gate-Couple NMOS)是ESD電流旁通用的器件，尺寸較大。

因應用在輸入端，故其柵極需經(jīng)電阻Rg(～10 kΩ)接地，以使該GCNMOS在CMOSIC工作時(shí)是關(guān)閉的。另有-NMOS連接成電容狀Cc加強電容耦合作用。當有正的ESD電壓在輸入PAD上發(fā)生時(shí)，一部分的正電壓會(huì )經(jīng)由Cd與Cc耦合到GCNMOs的柵極，柵極電壓會(huì )經(jīng)由Rg放電到地去，Rg的大小會(huì )影響柵極電壓的維持(Holding)時(shí)間。GCNMOS因而可以達到均勻導通的目的，以提升其ESD防護能力。

3 結 語(yǔ)

MOS集成電路ESD保護電路基于工藝級別、器件級別和電流級別的改進(jìn)，已有大量?jì)?yōu)秀的ESD保護電路出現，ESD保護電路強度已超過(guò)2 000 V(采用HBM模型試驗)。幾種方法結合制造的ESD保護電路，如采用柵耦合PTLSCR／NTLSCR ESD保護電路，可有效的對深亞微米CMOS IC薄柵氧化層保護，而且占用的版圖面積只占傳統ESD保護電路的1／2左右。

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