【導讀】數字電路和接口在越來(lái)越高的時(shí)鐘頻率下的表現非常類(lèi)似于模擬電路。所以，為了確保新設計方案和重新設計的方案中接口的質(zhì)量，必須引入新的測量方法和測量設備。
數字電路和接口在越來(lái)越高的時(shí)鐘頻率下的表現非常類(lèi)似于模擬電路。所以，為了確保新設計方案和重新設計的方案中接口的質(zhì)量，必須引入新的測量方法和測量設備。
當今車(chē)輛中的信息娛樂(lè )系統需要的功能，只有借助新型高速顯卡和超快內存才能實(shí)現。我們所有的數字社交互動(dòng)信息都經(jīng)由大型服務(wù)器記錄和處理，它們需要快速地從大功率存儲器中調取數據，并傳輸至各下級系統進(jìn)行處理。
大量的圖像不斷被拍攝，并以高分辨率格式保存，它們在各種情況下被發(fā)往 AI 服務(wù)器；先進(jìn)的算法可快速地處理數據，并輸出優(yōu)質(zhì)的結果。
一個(gè)典型的 AI 服務(wù)器與其他先進(jìn)的計算機系統一樣：由一個(gè)主板和其他一些先進(jìn)的組件構成，如：顯卡、硬盤(pán)和大量相連的交換機。所有這些設備的連接標準均基于 PCI Express (PCIe)。其自 2003 年發(fā)布第一代以來(lái)，PCI-SIG 標準便一直致力于完成數據率隨每一代 PCIe 的更新翻一番的目標。
數據傳輸速率隨 PCI Express 的代際更新而升高
數字電路的挑戰
然而，處理更高的數據傳輸速率意味著(zhù)電子系統的開(kāi)發(fā)也需要一步步繼續發(fā)展，這也需要非常多的技巧和耐心。復雜且相互關(guān)聯(lián)的主板系統和增插卡需要仔細拆解為更小的電路，每個(gè)子電路都將作為下一階段的目標進(jìn)行改進(jìn)，即使整個(gè)電路設計已經(jīng)完成。
隨著(zhù)對帶寬需求的增加，PCIe Gen4 已經(jīng)在各個(gè)市場(chǎng)中取代了上一代技術(shù)。與此相適應，開(kāi)發(fā)人員對現行的電路設計進(jìn)行不斷更新，交流有關(guān)走線(xiàn)、布線(xiàn)的建議和準則，以最大程度地減少串擾或解決因過(guò)孔位置不當導致的 EMI 問(wèn)題。
這些開(kāi)發(fā)人員往往是探路先鋒，他們持續所面臨的問(wèn)題是確定潛在的信號衰減可能發(fā)生的位置和原因，以及究竟還存在多大的冗余。簡(jiǎn)單地將一個(gè)插頭換為更實(shí)惠的品類(lèi)、最后關(guān)頭因為力學(xué)原因或者供應鏈而導致的引線(xiàn)分配的微調、固件或硬件的升級，又或者是生產(chǎn)工藝的任何變化都可能是可怕的噩夢(mèng)，因為解決這些問(wèn)題需要花費額外的精力和時(shí)間來(lái)重新對線(xiàn)路板進(jìn)行設計。
TMT4 PCIe性能綜合測試儀
在主板上應用 BIOS 更新可以實(shí)現與 NVMx SSD 硬盤(pán)間的全速通訊，但也可能引起電氣物理層面上的變化。在固件升級期間，與主板連接且與 CPU 通信的交換機和計時(shí)器的配置可能會(huì )發(fā)生變化，在變化之后執行“通道容限測試”可能會(huì )得到不同的測試結果。抖動(dòng)限值的改進(jìn)隨時(shí)可能發(fā)生，在綜合模擬工具中進(jìn)行準確建模是在確定對 PHY 物理層實(shí)際產(chǎn)生影響之前的虛擬驗證的關(guān)鍵。然而，模擬并不是總能代表真實(shí)的情況，所以仍然必須執行物理層面的測試。
低功耗的 Gen3 和 Gen4 配置常常被重新設置，以實(shí)現潛在的節能配置。即使在對電源電路進(jìn)行微調時(shí)，也應該確保電源重新接通的步驟足夠快，以滿(mǎn)足連接建立時(shí)間的要求，因為僅僅是增加幾毫秒便可能導致形成一種需要重新驗證的新情況。
然而，在這些場(chǎng)景下，重新對線(xiàn)路設計進(jìn)行驗證可能并不經(jīng)濟高效：事實(shí)上，對在物聯(lián)網(wǎng)/消費者應用中銷(xiāo)售且依舊使用 PCIe Gen3 連接的非關(guān)鍵性低成本產(chǎn)品進(jìn)行微小的設計變更后重新花費時(shí)間進(jìn)行實(shí)驗室驗證可能并不合理。
半導體企業(yè)需要遵循復雜的決策路徑，以便針對某設計變更根據經(jīng)驗作出是否進(jìn)行新的驗證的判斷。判斷的標準源于風(fēng)險和成本分析。
在此情況下使用到的測試儀器通常為誤碼率測試儀 (BERT) 和示波器。這些儀器也在不斷發(fā)展，以滿(mǎn)足每一代 PCIe 標準的要求，但根據用戶(hù)的經(jīng)驗，這些儀器的操作普遍比較有挑戰性。
驗證成本不僅僅與硬件的購置成本有關(guān)，而且與執行此工作而配備的專(zhuān)家資源的時(shí)間成本有關(guān)。一名軟件操作助手可以通過(guò)測試來(lái)保證進(jìn)行每項檢測時(shí)被測設備都進(jìn)行了正確的電氣連接，但是使用 BERT 和帶探頭的示波器的整體過(guò)程還是需要一名專(zhuān)家全程進(jìn)行監控。
以鏈路初始化的驗證為例
以鏈路初始化為例，它是一個(gè)物理層的控制過(guò)程，其對于設備物理層的初始化和將一些設置應用至鏈路是不可或缺的。在正常操作中，這個(gè)過(guò)程是自動(dòng)的，但如果您對深度的設計驗證感興趣，則需要對特定數據進(jìn)行編碼的軟件來(lái)允許用戶(hù)診斷和監控在狀態(tài)轉換期間信號發(fā)生的潛在問(wèn)題。BERT 通常用于精確控制的鏈路訓練和均衡，涵蓋三個(gè)關(guān)鍵測試領(lǐng)域：合規性、容限測試和故障檢測。此外還需要實(shí)時(shí)示波器，需要高度開(kāi)發(fā)的應用軟件在接收端自動(dòng)完成復雜的測試過(guò)程，并與 BERT 實(shí)時(shí)通訊，交換配置參數數據。
容限測試還需要在 PCIe 插槽的每個(gè)通道上依次重復一系列固定的步驟，包括設置觸發(fā)電壓時(shí)間。這種涉及多種不同高度開(kāi)發(fā)設備的冗長(cháng)且復雜的工序可能引入人為失誤，進(jìn)而影響到整個(gè)檢測程序的效率。
Tektronix 并非尋求 BERT/示波器系統的替代品或是已經(jīng)廣泛使用的 On Chip Lane Margining Tool，而是采取了不同的解決方案。
TMT4 PCIE性能綜合測試儀實(shí)時(shí)為用戶(hù)顯示眼圖。
TMT4 PCIE性能綜合測試儀開(kāi)創(chuàng )了業(yè)內獨特的、評估 PCIe Gen 3 和 PCIe Gen 4 鏈路運行狀況的功能。
TMT4 PCIE性能綜合測試儀可連接至大多數流行的 PCI 形狀因數，如 CEM、M.2、U.2 和 U.3，能夠與當今可用的大多數 PCIe 設備進(jìn)行連接。該TMT4綜合測試儀除顯示眼圖外，還提供了其接收端用來(lái)最大化眼圖高度和寬度的補償相關(guān)的信息。
系統對于發(fā)射器測試提供了兩個(gè)重要的數據：可以在容限測試儀接收器測量的每個(gè)通道/預設組合的眼圖。容限測試儀的接收器訓練值，用于充分張開(kāi)眼圖。
在接收端，可以對測試件的接收器路徑進(jìn)行功能評估。具體來(lái)說(shuō)，其旨在確定在預期的操作范圍內從容限測試儀發(fā)射的信號在錯誤返回之前的衰減程度。
在這樣的使用情境下，新的 TMT4 PCIE性能綜合測試儀可作為額外的設備，專(zhuān)注于發(fā)送和接收通道的容限，使用戶(hù)在短短幾分鐘內評估 PCIe Gen 3 和 PCIe Gen 4 設備的運行狀況成為可能。
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