【導讀】近年來(lái)隨著(zhù)高性能計算需求的持續增長(cháng)，HBM（High Bandwidth Memory，高帶寬存儲器）總線(xiàn)接口被應用到越來(lái)越多的芯片產(chǎn)品中，然而HBM的layout實(shí)現完全不同于傳統的Package/PCB設計，其基于2.5D interposer的設計中，由于interposer各層厚度非常薄且信號線(xiàn)細，使得直流損耗、容性負載、容性/感性耦合等問(wèn)題嚴重，給串擾和插損指標帶來(lái)了非常大的挑戰。
近年來(lái)隨著(zhù)高性能計算需求的持續增長(cháng)，HBM（High Bandwidth Memory，高帶寬存儲器）總線(xiàn)接口被應用到越來(lái)越多的芯片產(chǎn)品中，然而HBM的layout實(shí)現完全不同于傳統的Package/PCB設計，其基于2.5D interposer的設計中，由于interposer各層厚度非常薄且信號線(xiàn)細，使得直流損耗、容性負載、容性/感性耦合等問(wèn)題嚴重，給串擾和插損指標帶來(lái)了非常大的挑戰。
為應對這些挑戰，傳統上可以通過(guò)參數化建模進(jìn)行大量例子掃描迭代仿真，來(lái)確定合適的方案。但由于HBM設計方案可變化的方式非常多，使得掃描仿真的工作量很大，同時(shí)大量的掃描仿真也對仿真計算資源和產(chǎn)品交付時(shí)間造成了很大的壓力。
本篇文章將針對上述HBM設計挑戰和傳統仿真流程上的問(wèn)題，提出相應的解決方案。
HBM仿真實(shí)例
HBM仿真設計的關(guān)鍵在于，確定合適的interposer出線(xiàn)類(lèi)型。HBM的出線(xiàn)類(lèi)型仿真確認流程在行業(yè)里有兩種方式：
1)前仿真確認，即仿真工程師創(chuàng )建參數化的HBM出線(xiàn)類(lèi)型仿真，通過(guò)仿真確認最佳出線(xiàn)類(lèi)型，并反饋給layout工程師實(shí)現。相對來(lái)說(shuō)效率較高，可嘗試大量的出線(xiàn)類(lèi)型進(jìn)而選擇更好的。這是一種主流的方式。
2)后仿真確認，即layout工程師做多種不同的設計用于仿真。相對來(lái)說(shuō)效率較低，可嘗試的出線(xiàn)類(lèi)型數量有限，難以獲得最佳值。本文將不做討論。
圖1 HBM 出線(xiàn)類(lèi)型截面
上圖1是4種簡(jiǎn)化的HBM出線(xiàn)類(lèi)型截面示意圖，這個(gè)設計方案中有5層金屬層，其中褐色為信號，綠色為GND。從這4種出線(xiàn)類(lèi)型中可以看到，信號和GND分布的位置是不同的，對應的性能也會(huì )有所不同。這些位置信息可以定義為變量信息，而位置的變化就是變量的取值，因此，需要進(jìn)行掃描仿真來(lái)判斷最佳位置。HBM的出線(xiàn)類(lèi)型相關(guān)的變量可達十幾種，比如：信號金屬寬度/厚度、GND金屬寬度、相對位置、介質(zhì)厚度、縱向GND處理方式等。各種變量在不同的取值組合下，相應地、迭代的case數量會(huì )達到幾百種甚至更多，這需要在前仿真中完成。因此，傳統方法上獲得一個(gè)較好的出線(xiàn)類(lèi)型有很大工作量和仿真時(shí)間需求。
如何在有限的時(shí)間內，在仿真少數case的情況下，就找到較好的答案？
Cadence Optimality Intelligent System Explorer 的AI算法在下圖2的HBM仿真設計流程中替代了傳統的遍歷掃描，實(shí)現了AI智能參數化判別掃描，來(lái)加速迭代結果收斂。應用AI算法使得計算幾十個(gè)例子所得的結果就能達到傳統數百個(gè)參數化仿真迭代的效果。
圖2 HBM仿真設計流程圖
根據用戶(hù)計劃仿真的HBM 出線(xiàn)類(lèi)型和對應的變量，將其在Cadence Clarity 3D Workbench中創(chuàng )建出HBM 3D結構圖，如下圖3。注意：所有需要參與參數化仿真的結構都要定義為變量，比如：金屬線(xiàn)寬度。
圖3 HBM 3D結構
完成HBM 3D結構設計、仿真端口頻率等設置后，在Optimality Explorer界面中勾選相關(guān)參與掃描的變量，并對變量取值范圍進(jìn)行定義。變量取值類(lèi)型支持連接值、離散值、數組三種類(lèi)型，如下圖4。離散和數組類(lèi)型是因為在生產(chǎn)中有些結構只有固定幾種選項可以選擇，比如：介質(zhì)厚度、金屬厚度。
圖4參數掃描定義
完成變量參數定義后，接著(zhù)定義相應端口的插損、串擾相關(guān)表達式及收斂目標函數，如下圖5，以便用于A(yíng)I仿真收斂。
圖5定義收斂目標函數
下圖6為仿真結果收斂記錄圖表。從圖表上可以看到第29次的時(shí)候已經(jīng)獲得非常好的值，這時(shí)用戶(hù)就可以停止本次仿真或者先用第29次的結果作下一步的仿真。Optimality Explorer支持多case并行仿真，以進(jìn)一步減少仿真時(shí)間。
圖6收斂紀錄圖表
將優(yōu)化完成的HBM 出線(xiàn)類(lèi)型對應的S參數在時(shí)域里驗證，如果能滿(mǎn)足要求，則將對應的參數傳遞給interposer layout工程師，并根據這些參數完成最終的HBM設計。最終，設計好的HBM layout導入Clarity 3D Solver中再次提取模型，并加載到Cadence Sigrity Topology Explorer（TopXP）中進(jìn)行最后的時(shí)域眼圖仿真，如下圖7。
圖7時(shí)域鏈路
總結
本例中應用了Cadence 公司的Optimality Explorer優(yōu)化，其內嵌AI算法，并與Clarity 3D Solver的參數化仿真結合，幫助用戶(hù)快速收斂結果。Optimality Explorer具有極強的樣本有效性，只需較少地迭代次數，即可得到一個(gè)較好的結果。內部AI優(yōu)化算法通過(guò)基于目標函數的前期評估結果建立替代函數（概率模型），來(lái)找到最小化目標函數的值。該AI算法與傳統隨機或網(wǎng)格搜索的不同之處在于，它在嘗試下一組超參數時(shí)，會(huì )參考前期的評估結果，因此可以省去很多無(wú)用功，最終達到快速收斂的效果。
（首發(fā) I EDN電子技術(shù)設計）
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