引言

 

近幾年，云計算、5G、物聯(lián)網(wǎng)、人工智能等產(chǎn)業(yè)的迅速發(fā)展使得對內存的需求大增。作為內存技術(shù)的關(guān)鍵模塊，DDR PHY的市場(chǎng)需求也在高速增長(cháng)。本文從新銳IP企業(yè)芯耀輝的角度，談?wù)凞DR PHY，以及芯耀輝在DDR PHY上的技術(shù)突破，助力服務(wù)芯片設計企業(yè)。

 

什么是DDR PHY

 

DDR PHY是DRAM和內存控制器通信的橋梁，它負責把內存控制器發(fā)過(guò)來(lái)的數據轉換成符合DDR協(xié)議的信號，并發(fā)送到DRAM；相反地，其也負責把DRAM發(fā)送過(guò)來(lái)的數據轉換成符合DFI協(xié)議的信號并發(fā)送給內存控制器。DDR PHY和內存控制器統稱(chēng)為DDR IP，他們保證了SoC和DRAM之間的數據傳輸，如圖1所示。

DDR IP市場(chǎng)需求強勁

 

作為重要的接口IP，DDR IP的市場(chǎng)需求強勁。據IP Nest機構預測，2015-2024年全球接口類(lèi)IP保持16%的平均年復增長(cháng)率。未來(lái)幾年，在5大類(lèi)接口IP（USB、PCIe、DDR、D2D&Ethernet、MIPI）市場(chǎng)份額上，DDR IP將持續保持前三的市場(chǎng)份額。

 

目前在DDR IP的市場(chǎng)上，國際廠(chǎng)商占據較高的市場(chǎng)份額，而國內IP企業(yè)占比很小，究其原因，主要是由于DDR PHY具有較高的技術(shù)門(mén)檻，要在這類(lèi)PHY上實(shí)現突破并不容易。

 

首先與其說(shuō)DDR PHY是一個(gè)芯片技術(shù)，不如說(shuō)DDR PHY是一門(mén)系統工程。DDR的數據傳輸采用并行多位、單端突發(fā)的傳輸模式，對電源完整性PI（Power Integrity，電源完整性）和信號完整性SI（Signal Integrity，信號完整性）的要求很高。另一方面，DDR可以說(shuō)是對訓練(Training)要求最多的接口。各種訓練是否獲得最佳的結果直接影響DDR工作的可靠性。對于PHY開(kāi)發(fā)人員來(lái)說(shuō)，既要懂物理層的設計，也要懂訓練算法的設計，只有這樣才能開(kāi)發(fā)出可靠的產(chǎn)品，然而這又無(wú)形中抬高了設計的門(mén)檻。最后，如何實(shí)現高速的單端信號傳輸，是DDR IO設計的一大考驗。

 

多點(diǎn)著(zhù)力，攻克DDR PHY技術(shù)瓶頸

 

作為一家專(zhuān)注于半導體IP研發(fā)和服務(wù)的高科技公司，芯耀輝科技看準了企業(yè)的需求和市場(chǎng)機遇，通過(guò)可靠的SI和PI分析、優(yōu)化的訓練算法設計、高性能的IO設計等一系列技術(shù)創(chuàng )新，成功突破了DDR PHY的技術(shù)瓶頸。

 

關(guān)鍵技術(shù)點(diǎn)一：可靠的SI和PI分析指導

 

DDR數據傳輸的特點(diǎn)是：多位并行傳輸，單端數據突發(fā)模式。目前SoC可以集成多達72位（DDR4帶ECC）的DDR接口，多位并行傳輸在封裝和PCB上的布線(xiàn)是非常復雜的，很多走線(xiàn)有一定等長(cháng)要求，同時(shí)還要盡量減小線(xiàn)間串擾，所以合格的封裝和PCB設計是一大挑戰。另外突發(fā)模式的傳輸，SSO（Simultaneous Switching Output）噪聲也會(huì )嚴重影響DDR的性能。所以DDR穩定的工作需要可靠的SI和PI分析。

 

在芯片開(kāi)發(fā)早期，確定好芯片的PAD規劃和封裝規劃，對于設計后期優(yōu)化DDR的SI和PI性能至關(guān)重要。芯耀輝在系統級芯片設計早期、IO準備階段就開(kāi)展SI和PI的分析，提前幫助客戶(hù)規劃，以確保集成的DDR PHY的量產(chǎn)性能。如下圖2所示為芯耀輝的SI和PI流程示意圖。

 

圖2 芯耀輝SI和PI流程示意圖

 

另外，芯耀輝團隊還開(kāi)發(fā)出了一套特殊碼流分析技術(shù)。通過(guò)該技術(shù)，在設計階段可以高效地分析封裝和PCB設計是否滿(mǎn)足DDR眼圖的要求，可以快速定位缺陷，并指導客戶(hù)優(yōu)化完善。圖3給出了一個(gè)實(shí)際合作案例，展示了系統設計最終完成后的眼圖質(zhì)量。

 

圖3 芯耀輝LPDDR4X-3733仿真寫(xiě)數據眼圖

 

關(guān)鍵技術(shù)點(diǎn)二：高可靠性訓練設計

 

DDR系統的穩定工作離不開(kāi)各種訓練。在啟動(dòng)的時(shí)候需要做初始化的CA Training，Write Leveling，Read Leveling和Write Eye Training等一系列訓練，對于DDR4、LPDDR4及以上的更高協(xié)議，還需要VREF的二維訓練?；诩冇布姆绞綗o(wú)法提供復雜的訓練范式。例如JEDEC的DDR4協(xié)議里面規定了DRAM只能提供簡(jiǎn)單的01010101等范式，這對于高速DDR的訓練是不足夠的，因為這些范式頻率單一，無(wú)法反映數據通道衰減帶來(lái)的碼間串擾（ISI）。另外，不同范式在終端的反射也會(huì )不一樣。所以如果采用JEDEC規定的簡(jiǎn)單范式來(lái)訓練DDR，特別是在較高速率下，不能得到一個(gè)最優(yōu)化的訓練結果。

 

芯耀輝的DDR PHY采用基于固件的訓練方法，可以設置不同的范式，如PRBS范式、特殊設計的掃頻范式等。顯然此類(lèi)范式能更全面的反映數據通道特性，因為它包含了高頻、中頻、低頻信息，以及長(cháng)0和長(cháng)1帶來(lái)的碼間串擾等問(wèn)題，可以保證獲得更優(yōu)的訓練結果。

 

初始化的訓練完成之后，芯片內部溫度和電壓會(huì )隨著(zhù)工作狀態(tài)和環(huán)境溫度的變化而變化，此溫度和電壓的變化會(huì )讓訓練的結果偏移理想值，使得DDR的讀寫(xiě)裕量減小，嚴重的情況還會(huì )造成讀寫(xiě)數據錯誤。芯耀輝開(kāi)發(fā)了一種可以動(dòng)態(tài)檢測芯片內部溫度和電壓變化的技術(shù)，通過(guò)實(shí)時(shí)補償各種訓練結果，保證數據的讀寫(xiě)具有足夠的裕量，確保DDR工作的穩定性。

 

關(guān)鍵技術(shù)點(diǎn)三：高性能DDR IO設計

 

信號碼間串擾和走線(xiàn)的阻抗不匹配帶來(lái)的信號反射嚴重影響數據通信。為了保證DDR數據讀寫(xiě)的可靠性，在DDR IO設計中，芯耀輝采用了FFE（前向反饋均衡）和DFE（判決反饋均衡）技術(shù)。

 

FFE前端預均衡

 

FFE前端預均衡是在DDR TX端采用的技術(shù)。因為數據通道有衰減，使得信號高頻部分被抑制較大，低頻部分被抑制較小，所以在RX端看到的眼圖眼高和眼寬均比較小。FFE的思想就是減小低頻分量的能量，使得信號的高頻低頻部分在信道之后達到均衡。圖4展示了FFE原理，如果信號有0->1的或者1->0的變化，則輸出滿(mǎn)強度(Full Strength)的信號，如果信號是連續的1或者0，則輸出均衡強度的信號(EQ Strength)。

 

圖4 FFE前端預均衡原理示意圖

 

圖5展示了在RX端，數據速率是6400Mbps時(shí)，關(guān)閉FFE和打開(kāi)FFE的仿真示意圖?？梢钥吹?，打開(kāi)FFE的眼圖質(zhì)量明顯好于關(guān)閉FFE的眼圖質(zhì)量。

 

圖5 芯耀輝仿真效果示意圖(6400Mbps)，左圖沒(méi)有打開(kāi)FFE，右圖打開(kāi)FFE

 

芯耀輝采用可編程的前端預均衡方案，通過(guò)設置不同參數可以獲得不同的均衡效果，以適應各種應用場(chǎng)景的需要。

 

自適應算法支持的接收端DFE(判決反饋均衡)

 

信號的碼間串擾可通過(guò)脈沖響應(pulse response)示意圖理解，如下圖6所示。

 

圖6 經(jīng)過(guò)信道的脈沖響應

 

當脈沖信號經(jīng)過(guò)信道時(shí)，因為高頻衰減和信道反射，會(huì )形成一個(gè)拖尾的波形，前一個(gè)bit的信號會(huì )影響將來(lái)bit的信號質(zhì)量。DFE的原理是：判斷之前幾個(gè)bit的信號是1或者0，然后通過(guò)加權和反饋相加，減弱前bit信號的拖尾影響，以達到改善當前bit信號質(zhì)量的目的。相比于CTLE等均衡技術(shù)，DFE不會(huì )放大噪聲信號，因此固態(tài)技術(shù)協(xié)會(huì )在JEDEC79-5規范中正式引入了DFE技術(shù)，目的就是為了增強接收端的能力。

 

圖7是常見(jiàn)的4 tap DFE架構，也是JEDEC規范推薦的架構之一。因為DQS的上升沿和下降沿均會(huì )采樣DQ，所以采樣電路分為上下兩個(gè)數據通路。兩個(gè)數據通路的4個(gè)采樣值經(jīng)過(guò)加權系數處理后會(huì )反饋到每一個(gè)數據通路對應的求和器(∑)，從而減去這4個(gè)之前信號對當前信號的ISI影響。這種結構采用了兩個(gè)求和器，會(huì )加大DQ_Buf端的負載。另外4個(gè)采樣值均需要直接反饋到兩個(gè)求和器，會(huì )使得芯片內部連線(xiàn)比較復雜，影響高速性能。圖8是DFE的另一種架構，這種結構通過(guò)MUX選擇兩路數據通路的采樣值，并把選擇后的值送到求和器進(jìn)行EQ處理。因為只用到了一個(gè)求和器，減小了芯片內部的連線(xiàn)復雜性，最重要的是減小了DQ_Buf端的負載，提升了高速性能。

 

圖7 常見(jiàn)的4-tap DFE架構

圖8 另一種常見(jiàn)的4-tap DFE架構

 

DFE各級tap的加權系數可以通過(guò)手動(dòng)設置，前提條件是要得到信道的參數，這樣做不適合產(chǎn)品的大規模量產(chǎn)，因為對不同的產(chǎn)品來(lái)說(shuō)，它的IO特性、信道參數是有隨機偏差的，同樣的一套設置不能保證每個(gè)產(chǎn)品都有最佳的DFE性能。通過(guò)自適應訓練得到DFE各級tap的系數是目前主流的方式。芯耀輝的DDR PHY提供了一套特殊的固件訓練機制，DFE的各級tap的反饋系數可以通過(guò)訓練快速得到，自適應程度高，可保證每一顆芯片都有更優(yōu)的DFE性能，有效減小碼間串擾和反射造成的影響。

 

關(guān)鍵技術(shù)點(diǎn)四：支持多頻點(diǎn)的快速頻率切換技術(shù)實(shí)現低功耗設計

 

DDR是SoC系統中的功耗大戶(hù)，如何減小DDR的功耗一直是DDR技術(shù)革新的動(dòng)力和方向之一。最直接的方法就是降低供電電壓，而這正是DRAM規范的演進(jìn)之路。另一方面，從DDR4和LPDDR4開(kāi)始，DRAM規范定義了POD IO架構（針對DDR4和DDR5）、LVSTL IO架構（針對LPDDR4和LPDDR5）和數據總線(xiàn)倒置(DBI)技術(shù)，能有效地減小IO端的功耗。

 

以上降低功耗的方法是JEDEC規范限定的技術(shù)，芯耀輝還開(kāi)發(fā)出一種動(dòng)態(tài)頻率切換技術(shù)，能有效降低系統總功耗。該技術(shù)在DRAM初始化的時(shí)候可以訓練多達多個(gè)頻率點(diǎn)的配置，并保存相關(guān)訓練結果。當系統確定不需要DRAM工作在高頻率時(shí)，可以通知DDR控制器，然后DDR控制器會(huì )通知DFI，并讓DRAM進(jìn)入自刷新?tīng)顟B(tài)，之后頻率切換就會(huì )自動(dòng)在DFI和DDR PHY內部進(jìn)行，頻率切換完成之后DDR控制器則會(huì )讓DRAM退出自刷新，這樣DDR就可以切換到一個(gè)較低的工作頻率，從而降低功耗。相較于同類(lèi)產(chǎn)品，該技術(shù)最大特點(diǎn)是整個(gè)過(guò)程無(wú)需固件接入，在新的頻率點(diǎn)無(wú)需重新做訓練，從而快速穩定地實(shí)現頻率切換。

 

總結

未來(lái)，市場(chǎng)對DDR PHY的需求持續增長(cháng)，在先進(jìn)制程上的需求更加突出。芯耀輝較早切入了基于FinFET工藝的IP開(kāi)發(fā)，通過(guò)不斷的技術(shù)創(chuàng )新，成為目前少數能提供先進(jìn)制程、優(yōu)越性能，穩定可靠的DDR PHY的本土企業(yè)之一。

 

百尺竿頭，更進(jìn)一步，芯耀輝人必將以提供高性能的接口類(lèi)IP，高品質(zhì)的設計服務(wù)為己任，奮發(fā)圖強，助力攜手合作廣大芯片設計公司及晶圓代工廠(chǎng)，推出更優(yōu)秀的產(chǎn)品，助力提升中國芯片產(chǎn)業(yè)的發(fā)展。
（轉載來(lái)源：電子創(chuàng )新網(wǎng)）