【導讀】自大數據問(wèn)世以來(lái)，用于超大規模數據中心、人工智能（AI）和網(wǎng)絡(luò )應用的片上系統（SoC）設計人員正面臨著(zhù)不斷演進(jìn)的挑戰。由于工作量的需求以及需要更快地移動(dòng)數據，具有先進(jìn)功能的此類(lèi)SoC變得益發(fā)復雜，且達到了最大掩模版（reticle）尺寸。本文介紹了die-to-die連接的幾種不同用例，以及在尋找用于die-to-die鏈接的高速PHY IP時(shí)要考慮的基本注意事項。
自大數據問(wèn)世以來(lái)，用于超大規模數據中心、人工智能（AI）和網(wǎng)絡(luò )應用的片上系統（SoC）設計人員正面臨著(zhù)不斷演進(jìn)的挑戰。由于工作量的需求以及需要更快地移動(dòng)數據，具有先進(jìn)功能的此類(lèi)SoC變得益發(fā)復雜，且達到了最大掩模版（reticle）尺寸。因此，設計人員將SoC劃分為多芯片模塊（MCM）封裝的較小模塊。這些分離的芯片需要超短（ultra-short）和極短（extra-short）距離鏈接，以實(shí)現具有高數據速率的die間連接。除帶寬外，裸片到裸片（die-to-die）的連接還必須確保是極低延遲和極低功耗的可靠鏈接。本文介紹了die-to-die連接的幾種不同用例，以及在尋找用于die-to-die鏈接的高速PHY IP時(shí)要考慮的基本注意事項。
Die-to-die連接用例
MCM中die-to-die連接的新用例正在出現，其中一些包括：
高性能計算和服務(wù)器SoC接近最大掩模版尺寸
以太網(wǎng)交換機和網(wǎng)絡(luò )SoC超過(guò)最大掩模版尺寸
可擴展復雜算法的具有分布式SRAM的人工智能（AI）SoC
高性能計算和服務(wù)器SoC的面積正變得越來(lái)越大，達到550 mm2至800 mm2，從而降低了SoC的良率并增加了每個(gè)Die的成本。優(yōu)化SoC良率的更好方法是將SoC分為兩個(gè)或多個(gè)相等的同質(zhì)die（如圖1所示），并使用 die間PHY IP連接 die。在這種用例中，關(guān)鍵的要求是極低延遲和零誤碼率，因為更小的多個(gè) die的表述和表現必須像單一die一樣。
圖1：需要die-to-die連接的高性能計算和服務(wù)器SoC示例
以太網(wǎng)交換機SoC是數據中心的核心，必須以快于12Tbps到25Tbps的速率傳送數據，這需要256個(gè)通道的100G SerDes接口，因此無(wú)法將這種SoC裝入800 mm2大小的掩模版。為克服這一挑戰，設計人員將SoC拆分為這樣一種配置：其中，內核die被I/O die包圍，如圖2所示。然后，使用Die-to-die收發(fā)器將內核die連接到I/O die。
在這種用例中，僅當die-to-die收發(fā)器的帶寬密度遠優(yōu)于I/O die中的長(cháng)距離SerDes時(shí)， die拆分才有效用。因此，關(guān)鍵參數是每毫米的die邊緣（die-edge）帶寬密度。
圖2：需要die-to-die連接的以太網(wǎng)交換機SoC示例
在一款AI SoC中，每個(gè)die都包含智能處理單元（IPU）和位于每個(gè)IPU附近的分布式SRAM。在這種用例下，一個(gè)die中的IPU可能需要依賴(lài)于極低延遲的短距離die-to-die鏈接來(lái)訪(fǎng)問(wèn)另一die中SRAM內的數據。
圖3：需要die-to-die連接的AI SoC示例
在所有這些用例中，用于die-to-die連接的理想高速PHY可以簡(jiǎn)化MCM封裝要求。由于每個(gè)通道的吞吐量高達112 Gbps，因此在通道數量相對有限的情況下可實(shí)現非常高的總吞吐量。在這種情況下，封裝走線(xiàn)間距和堆疊可能比較保守（L /S通常為10u /10u）。在這些用例中，也可以使用傳統、低成本、基于有機基材料的封裝。
Die-to-die連接的高速PHY IP要求
光互聯(lián)論壇（OIF）正在定義電氣I/O標準，以在超短距離（USR）和極短距離（XSR）鏈路上以高達112Gbps的數據速率傳輸數據。這些規范定義了die-to-die的鏈接（即：封裝內）以及die-to-die到與該SoC位于同一封裝內的光學(xué)引擎的鏈接，從而顯著(zhù)降低了功耗和復雜性，并實(shí)現了極高的吞吐量密度。
在研究用于MCM中的die-to-die連接的高速PHY IP方案時(shí)，SoC設計人員必須考慮幾個(gè)基本功能，包括：以千兆位或兆兆位每秒（Gbps或Tbps）度量的數據吞吐量或帶寬；以每比特皮焦耳（pJ/bit）為單位檢視的能源效率；以納秒（ns）為單位測量的延遲；以毫米（mm）為單位表度的最遠鏈接距離；以及誤碼率（無(wú)單位）。
數據吞吐量或帶寬
為了實(shí)現與其它收發(fā)器的互操作性， die-to-die PHY IP必須確保符合USR和XSR鏈路的相關(guān)OIF電氣規范。支持脈沖幅度調制（PAM-4）和不歸零（NRZ）信令對于滿(mǎn)足兩種鏈路的要求并實(shí)現每通道最大112Gbps帶寬至關(guān)重要。這種信令支持非常高的帶寬效率，因為在MCM中的die之間傳輸的數據量非常大，因此帶寬效率是至關(guān)重要的要求。數據移動(dòng)速率通常在每秒兆兆位水平，這就限制了分配給USR和XSR鏈路的芯片邊緣（前端/ beach front）的大小。
但是，同樣重要的是支持多種數據速率。通常，期望在假設其數據速率與內部建構數據速率相匹適或支持chip-tp-chip協(xié)議所需的所有數據速率的條件下，實(shí)現die-to-die的鏈接。例如，即使在諸如32Gbps這樣的高速下，PCI Express也必須支持低至2.5Gbps的數據速率以進(jìn)行協(xié)議初始化。
鏈接距離
在die-to-die的實(shí)現中，大量數據必須流經(jīng)橋接die間間隙的短數據路徑。為保證將die放置在封裝基板上時(shí)的最大靈活性，PHY IP必須支持TX和RX之間50mm的最長(cháng)距離。
能效
能效成為重要的因素，尤其是在將SoC功能劃分為多個(gè)同質(zhì)die的用例中。在這種情況下，設計人員尋求在不影響SoC總功耗預算的情況下在die之間推送大量數據的方法。理想的die-to-die PHY IP的能效應好于每比特1皮焦耳（1pJ/bit）或等效的1mW/Gbps。
延遲和誤碼率
為了使die之間的連接“透明”，延遲必須極其低，同時(shí)必須優(yōu)化誤碼率（BER）。由于采用了簡(jiǎn)化的架構， die-to-die PHY IP本身可實(shí)現超低延遲，而B(niǎo)ER優(yōu)于10e-15。根據鏈路距離，可能需采用前向糾錯（FEC）機制保護互連，以實(shí)現如此低的BER。 FEC延遲會(huì )影響方案的整體延遲。
Macro 擺放
除了這些與性能相關(guān)的參數外，PHY IP還必須支持在die所有位向的放置，以實(shí)現die以及MCM的高效平面規劃。宏（macro）的優(yōu)化布局可實(shí)現低耦合的高效die間布線(xiàn)、優(yōu)化的die和MCM大小、并最終提高能效。
選擇die-to-die的PHY IP時(shí)，還有許多其它考慮因素，包括整合進(jìn)可測試性功能，以便能夠在封裝之前對die進(jìn)行生產(chǎn)測試，但前述幾點(diǎn)是最重要的。
結論
更高的數據速率和更復雜的功能正在增加用于超大規模數據中心、AI和網(wǎng)絡(luò )應用的SoC的大小。隨著(zhù)SoC尺寸接近掩模版尺寸，設計人員被迫將SoC分成較小的die，這些die封裝在多芯片模塊（MCM）中，以實(shí)現高良率并降低總體成本。然后，MCM中的較小die通過(guò)die-to-die互連進(jìn)行鏈接，這些互連具有極低功耗和 而且每個(gè)die邊緣都具有高帶寬。在高性能計算和AI應用中，大的SoC被分為兩或多個(gè)同質(zhì)die；在網(wǎng)絡(luò )應用中，I/O和互連內核被分為單獨的die。這種SoC中， die-to-die的互連必須不影響整體系統性能，并且要求低延遲、低功耗和高吞吐量。這些要求推動(dòng)了對諸如Synopsys的DesignWare®USR/XSR PHY IP這樣的高吞吐量die-to-die PHY的需求，該IP支持MCM設計中的die-to-die鏈接，每通道的數據速率高達112Gbps，且能效極高。DesignWare USR/XSR PHY IP符合用于USR和XSR鏈接的OIF CEI-112G和CEI-56G標準。
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