通常工程師在設計SAR ADC時(shí)，通常需要注意以下三個(gè)方面：ADC前端驅動(dòng)設計，參考電壓設計，數字信號輸出部分設計。本文將介紹ADC的前端驅動(dòng)所需要的注意的一些要素。

 

如圖所示是一個(gè)常見(jiàn)的SAR ADC的驅動(dòng)電路包括驅動(dòng)放大器和RC濾波。接下來(lái)將從如何設計RC濾波器，以及如何選擇合適的運算放大器展開(kāi)。

 

圖1.  SAR ADC驅動(dòng)電路基本架構

 

如何設計RC濾波網(wǎng)絡(luò )

 

首先我們來(lái)看一下RC網(wǎng)絡(luò )的設置，對于RC網(wǎng)絡(luò )，它的主要作用分為以下兩個(gè)方面：

 

1：對ADC的Csh進(jìn)行充電，由于A(yíng)DC采樣保持階段需要輸入給采樣保持電容Csh充電。如圖所示，開(kāi)始采樣時(shí)，Csh的電荷由輸入部分（Qfrm_opa）和RC濾波電容（Qfrm_cflit）提供，保證在一定時(shí)間內達到精度的要求。顯然，隨著(zhù)采樣精度和采樣率的不斷提高，驅動(dòng)ADC的難度加大，因為必須在有限的時(shí)間內采樣時(shí)間（tacq）內將Csh上的電壓達到滿(mǎn)足精度要求（1/2LSB內）。所以我們在A(yíng)DC前加入電容，當采樣保持階段時(shí)對Csh進(jìn)行充電，保證采樣的精度。電阻則作為隔離作用，避免運放直接驅動(dòng)容性負載，提升系統的穩定性。

 

圖2.  SAR ADC采樣保持階段電流方向

 

2：RC網(wǎng)絡(luò )同時(shí)也限制了輸入信號的帶寬，并且降低了運放帶來(lái)的噪聲量，但是于此同時(shí)，帶寬的限制會(huì )使信號的延長(cháng)建立時(shí)間，引起信號的失真

 

我們設計RC網(wǎng)絡(luò )的目標就是在有限的時(shí)間內采樣時(shí)間（tacq）內將Csh上的電壓達到滿(mǎn)足精度要求（1/2LSB內），如果不加入RC或者RC選擇不合適，可能出現如圖所示的情況(橫坐標為時(shí)間，縱左邊為Vfilt電壓，可以看到信號幅值變化大且反向恢復時(shí)間長(cháng))，這是因為運放的帶寬不足或者RC電路中電容太小，導致Qfrm_opa與Qfrm_cflit不能在采樣時(shí)間（tacq）內將電荷轉移至Csh中，如果在信號沒(méi)有達到足夠的采樣時(shí)間內進(jìn)行采樣，就會(huì )產(chǎn)生信號失真。

 

圖3.  不合適的RC濾波導致信號幅度變化大且反向恢復時(shí)間長(cháng)

 

顯然，我們無(wú)法同一個(gè)RC網(wǎng)絡(luò )使用在不同的SAR ADC的應用中，那么我們要怎么去為SAR ADC設計一個(gè)合適的RC濾波網(wǎng)絡(luò )呢？

 

如下圖所示為SAR ADC的簡(jiǎn)化原理圖，以最壞的情況，CSH對地放電為例。當開(kāi)關(guān)S1關(guān)閉時(shí),開(kāi)關(guān)S2打開(kāi)時(shí)，電容CIN與CSH共享電荷可得出等式 ，由于電容CSH對地放電，則QSH=0，且QIN=VIN*CIN，則可以得出

 

圖4.  SAR ADC驅動(dòng)電路基本架構

 

則可以推算出 ，如圖所示：

 

圖5.  SAR ADC驅動(dòng)VIN電壓

 

在A(yíng)DC的采集階段，ADC建立至1/2LSB所需要的RC時(shí)間常數 , 其中tacq為采集時(shí)間Ntc為建立所需的時(shí)間常數數目。所需的時(shí)間常數數目可以通過(guò)計算階躍大小VSTEP與建立誤差（本例為1/2LSB）之比的自然對數來(lái)獲得：

 

 

由此，我們可以求出RC的時(shí)間常數 ，根據 ，可以得出RC的值以及帶寬。

 

以TI 16位ADC：ADS8860 為例，從數據手冊第8頁(yè)可以得到以下信息：

 

圖6.  ADS8860數據手冊數據

 

它的MAX Conversion time為 710ns ，Min Acquisition time 為290ns ,吞吐率為1Msps,假設,參考電壓為5V,信號為100kHz的正弦波

 

那么在轉換時(shí)間，信號最大變化量為：

 

 

根據ADS8860的CSH=59pF，一般CIN選擇CSH的20倍以上，這里取CIN=5.9nF則可以計算出Vkick電壓：

 

 

接下來(lái)計算建立到1/2LSB的時(shí)間常數：

 

 

則可以得出：

 

 

因此選擇R=8.6ohm，帶寬為3.13MHz

 

將取值帶入仿真后可得圖，相對于沒(méi)有RC濾波的ADC而言，加入合適的RC濾波可以使ADC-Vin電壓變化幅度變小，反向建立時(shí)間也更短。

 

圖7.  不合適的RC與加入計算后RC的VIN電壓波形對比

 

由我們的公式我們可以知道，當吞吐率越高時(shí)，我們對采樣保持的時(shí)間就相對越短，從而需要更大的RC帶寬。所以當隨著(zhù)精度和采樣率的不斷提高，設計RC的難度會(huì )加大,我們需要權衡設計驅動(dòng)的參數。

 

如何選擇適合的驅動(dòng)放大器

 

首先必須說(shuō)明的是驅動(dòng)放大電路并不是總是需要的，他的作用通常有以下幾個(gè)：

 

1. 用于信號類(lèi)型的轉換，例如單端信號轉化為差分信號

2. 以對信號進(jìn)行調理，例如將信號放大/縮小等

3. 如果輸入阻抗小，可以放置運放來(lái)增大輸入的阻抗，和減少輸出阻抗

4. 限制帶寬，防止高頻信號輸入進(jìn)行干擾

 

當信號帶寬低，信號變化十分緩慢，如氣體，溫度等，可以直接使用RC進(jìn)行驅動(dòng)，降低成本,結構如圖所示。

 

圖8.  無(wú)運放驅動(dòng)SAR ADC電路簡(jiǎn)圖

 

那么在我們選擇運放的時(shí)候需要注意以下參數：運放的帶寬，運放的噪聲特性，運放的失真特性等。

 

運放的帶寬：帶寬大的運放可以讓RC電路更快的進(jìn)行充電，一般來(lái)說(shuō)，選擇運放的帶寬為RC濾波器的4倍以上，如果需要運放提供電壓增益則需要選擇更大帶寬的運放。但是同時(shí)帶寬大的運放往往靜態(tài)電流和失調/偏置電流會(huì )比較大，所以要進(jìn)行取舍。

 

運放的噪聲特性：對于運放的噪聲特性來(lái)說(shuō)，為了不讓運放的噪聲對ADC的精度產(chǎn)生影響，一般會(huì )使運放的總噪聲在A(yíng)DC噪聲的1/5左右。如果，ADC的SNR為86dB，Vref=5V，那么該系統中的總噪聲應該小于：

 

 

根據計算得出的總噪聲，取ADC噪聲的1/5，進(jìn)行計算可以計算出應該選擇的運放的1/f噪聲和寬帶噪聲的最大影響值，假設選用的運放有極小的1/f噪聲可以忽略不計的話(huà)，可以經(jīng)過(guò)以下公式計算，得出結果：

 

 

像Ti的產(chǎn)品OPA320，由數據手冊第8頁(yè)中可得，寬帶噪聲密度為可以滿(mǎn)足要求

 

圖9.  OPA320數據手冊噪聲數據

 

運放的失真特性：對于A(yíng)DC的驅動(dòng)運放來(lái)說(shuō)，我們通常需要選擇輸入輸出軌對軌的運放，防止不必要的輸出失真，但是通常正負軌對軌的運放價(jià)格相對的高，所以通常使用的是單電源輸入，單極軌對軌的運放。

 

 

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