【導讀】系統工程師在開(kāi)發(fā)復雜的電子產(chǎn)品，例如傳感器和傳感器接口應用時(shí)，他們所面臨的重大挑戰為更小的外形尺寸、杰出的功能、更佳的效能及更低的物料列表成本（BoM）。設計者可以采用具有較高整合密度的較小制程節點(diǎn)來(lái)縮減晶方尺寸，同時(shí)也能使用先進(jìn)的封裝技術(shù)來(lái)實(shí)現系統小型化。
3DIC成為縮小傳感器IC新解方
對于更高系統整合度的需求持續增加，這不只促使傳統的組裝服務(wù)供貨商，也推動(dòng)半導體公司開(kāi)發(fā)更創(chuàng )新和更先進(jìn)的封裝技術(shù)。 最具前景且最具挑戰性的技術(shù)之一就是采用硅通孔（TSV）的三維積體（3DIC）。 3DIC技術(shù)現在已被廣泛用于數字IC（例如，內存IC、影像傳感器和其他組件的堆棧）中，其設計和制造方法已經(jīng)在數字世界中獲得成功證明。 接下來(lái)，設計者要如何將3DIC技術(shù)成功導入以模擬和混合訊號為主的的傳感器IC中？
在今日，走在前面的模擬和混合訊號IC開(kāi)發(fā)商已開(kāi)始意識到采用模擬3DIC設計的確能帶來(lái)實(shí)質(zhì)好處。 智能傳感器和傳感器接口產(chǎn)品鎖定工業(yè)4．0、智能城市或物聯(lián)網(wǎng)（IoT）中的各種應用。 在各種芯片堆棧技術(shù)中，TSV和背面重新布局層（BRDL）可用來(lái)替代傳統金線(xiàn)接合，此技術(shù)的用處極大。
3D積體技術(shù)，特別是來(lái)自領(lǐng)導晶圓代工業(yè)者的特殊模擬TSV技術(shù)，在結合正面或背面重新布局層（RDL）后，由于互連更短且能實(shí)現更高的整合度，因此能以更小的占板面積提供更多功能。 特別是小尺寸的TSV封裝技術(shù)（總高度在0．32mm范圍內）能解決智能手表或智能眼鏡等穿戴式裝置的的小尺寸需求。
在不同的芯片或技術(shù)組合中，TSV技術(shù)還能提供更高水平的靈活度，例如采用45奈米制程的數字芯片中的芯片至芯片堆棧，以及在模擬晶圓（例如180nm）中，微機電（MEMS）組件或光傳感器和光電二極管數組的堆棧，這只是其中的幾個(gè)例子。
模擬3DIC技術(shù)通常是透過(guò)建造芯片正面到IC背面的電氣連接來(lái)實(shí)現傳感器應用。 在許多傳感器應用，例如光學(xué)、化學(xué)、氣體或壓力傳感器中，感測區域是位在CMOS側（晶圓的頂端）。 芯片和導線(xiàn)架之間最常用的連接是打線(xiàn)接合（Wire bonding）（圖1）。 無(wú)論是使用塑料封裝，或是將裸片直接接合在印刷電路（PCB）或軟性電路板上，對于某些會(huì )將感測區域暴露出來(lái)的應用而言，打線(xiàn)接合并非理想的解決方案。 采用專(zhuān)業(yè)晶圓代工業(yè)者的專(zhuān)有TSV技術(shù)，可以利用TSV、背面RDL和芯片級封裝（WLCSP）（圖2）來(lái)替代打線(xiàn)。
類(lèi)似于半導體技術(shù)，新的制程技術(shù)是透過(guò)使用更小的幾何形狀和設計規則（摩爾定律）提供更高的效能和更高的積體密度，下一世代的TSV技術(shù)將優(yōu)于當前可用的3DIC技術(shù)。 一些專(zhuān)業(yè)晶圓代工業(yè)者正在開(kāi)發(fā)下一世代TSV技術(shù)，其直徑（約40μm）將大幅縮小，因此能提供更小的間距和更高的密度，同時(shí)提供相同或甚至更好的模擬效能。 這種下一代TSV技術(shù)是新3D應用的基礎，晶圓代工業(yè)者正在開(kāi)發(fā)提供全新服務(wù)，像是所謂的「第三方晶圓上的接墊置換（Pad Replacement on 3rd Party Wafer）」或「主動(dòng)3D中介層（Active 3D Interposer）」等。
另外，直徑和間距更為縮減的下一世代TSV技術(shù)，將能夠透過(guò)結合背面RDL和晶圓級芯片尺寸封裝（WLCSP的）TSV，也就是所謂的3D－WLCSP來(lái)替換任何已經(jīng)處理和完成的晶圓的接墊（Pad）。 即使在制造過(guò)程完成后，客戶(hù)也能夠靈活地決定產(chǎn)品是否應在正面進(jìn)行打線(xiàn)接合，或者在背面使用WLCSP技術(shù)進(jìn)行凸塊封裝。 這種新技術(shù)概念允許在任何芯片，甚至是在第三方芯片上處理TSV，做為后處理步驟之一（后鉆孔概念）。 在TSV開(kāi)發(fā)方式中，其直徑和最小間距能極佳地匹配第三方芯片所采用制程的接墊需求（圖3）。
硅中介層為3DIC創(chuàng )新技術(shù)
3DIC技術(shù)的另一個(gè)變化和極為創(chuàng )新的發(fā)展，是硅中介層架構（Silicon interposer architecture）。 所謂的被動(dòng)3D硅中介層是用來(lái)產(chǎn)生一個(gè)從芯片的頂端到底部的簡(jiǎn)單電氣連接。 所謂的主動(dòng)3D硅中介層能支持實(shí)現完整CMOS設計所需制程技術(shù)的所有被動(dòng)和主動(dòng)組件。
晶圓代工領(lǐng)導廠(chǎng)商提供3D中介層技術(shù)，這些技術(shù)通常是基于0．18μm模擬專(zhuān)業(yè)制程，具有各種制程模塊，例如金屬絕緣層金屬電容（MIM cap）、高阻值多晶硅電阻（Poly resistor）、最多六個(gè)金屬層、厚頂金屬電感（Thick top metal）等，還有更多。 主動(dòng)中介層具有正面和背面接墊，前側接墊可用于組裝／堆棧任何種類(lèi)的晶方，例如傳感器或MEMS組件，背面接墊則主要用于電路板層級的整合（圖4）。 提供各種尺寸閘球和間距的WLCSP技術(shù)是由晶圓廠(chǎng)提供的額外服務(wù)。 另一個(gè)選擇是，背面的接墊可以用于將更遠的芯片附著(zhù)于底部。
設計套件整合加速開(kāi)發(fā)時(shí)程
領(lǐng)先的模擬晶圓代工業(yè)者確實(shí)為IC開(kāi)發(fā)提供了設計環(huán)境。 理想而言，一些極少的產(chǎn)業(yè)基準制程開(kāi)發(fā)工具包（PDK）確實(shí)能提供創(chuàng )建復雜的混合訊號設計所需的全部建構區塊，而這些設計是基于專(zhuān)業(yè)晶圓代工業(yè)者的先進(jìn)晶圓制程技術(shù)，并且適用于所有主要的先進(jìn)CAD環(huán)境。
透過(guò)些微的修改，已經(jīng)建立了3D積體參考設計流程，這讓設計者得以對3D積體IC系統進(jìn)行全部功能和物理的驗證。 PDK有助于針對裸片尺寸、效能、良率和更短的上市時(shí)間實(shí)現更有效的設計，并為產(chǎn)品開(kāi)發(fā)人員提供一個(gè)「首次就正確」設計的可靠途徑。
改善尺寸／降低物料成本 3DIC技術(shù)發(fā)展潛力佳
3DIC技術(shù)廣泛用于內存IC、影像傳感器及其他組件的堆棧，并且已經(jīng)在數字世界成功獲得證明。 在模擬和混合訊號主導的應用中，為客戶(hù)提供先進(jìn)的3DIC技術(shù)，這是晶圓代工業(yè)者所面臨的主要挑戰。
藉由縮小TSV直徑、減少TSV間距，并與晶圓級芯片尺寸技術(shù)結合，3D系統架構得以能夠取代傳統2D系統級封裝解決方案。 3DIC概念，例如接墊替代技術(shù)或主動(dòng)中介層將大幅改善系統的外形尺寸、提高效能，并有助降低物料列表成本，這是物聯(lián)網(wǎng)領(lǐng)域中所有行動(dòng)設備、穿戴式裝置或智能傳感器裝置的關(guān)鍵所在。
