1、如何選擇 PCB 板材？

選擇 PCB 板材必須在滿(mǎn)足設計需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設計需求包含電氣和機構這兩部分。通常在設計非常高速的 PCB 板子(大于 GHz 的頻率)時(shí)這材質(zhì)問(wèn)題會(huì )比較重要。例如，現在常用的 FR-4 材質(zhì)，在幾個(gè) GHz 的頻率時(shí)的介質(zhì)損(dielectric loss)會(huì )對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質(zhì)損在所設計的頻率是否合用。

 

2、如何避免高頻干擾？

避免高頻干擾的基本思路是盡量降低高頻信號電磁場(chǎng)的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。

 

3、在高速設計中，如何解決信號的完整性問(wèn)題？

信號完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線(xiàn)的特性阻抗，負載端的特性，走線(xiàn)的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線(xiàn)的拓樸。

 

4、差分布線(xiàn)方式是如何實(shí)現的？

差分對的布線(xiàn)有兩點(diǎn)要注意，一是兩條線(xiàn)的長(cháng)度要盡量一樣長(cháng)，另一是兩線(xiàn)的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平 行 的 方式有兩種，一為兩條線(xiàn)走在同一走線(xiàn)層(side-by-side)，一為兩條線(xiàn)走在上下相鄰兩層(over-under)。一般以前者 side-by-side 實(shí)現的方式較多。

 

5、對于只有一個(gè)輸出端的時(shí)鐘信號線(xiàn)，如何實(shí)現差分布線(xiàn)？

要用差分布線(xiàn)一定是信號源和接收端也都是差分信號才有意義。所以對只有一個(gè)輸出端的時(shí)鐘信號是無(wú)法使用差分布線(xiàn)的。

 

6、接收端差分線(xiàn)對之間可否加一匹配電阻？

接收端差分線(xiàn)對間的匹配電阻通常會(huì )加, 其值應等于差分阻抗的值。這樣信號品質(zhì)會(huì )好些。

 

7、為何差分對的布線(xiàn)要靠近且平行？

對差分對的布線(xiàn)方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會(huì )影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線(xiàn)忽遠忽近, 差分阻抗就會(huì )不一致, 就會(huì )影響信號完整性(signal integrity)及時(shí)間延遲(timing delay)。

 

8、如何處理實(shí)際布線(xiàn)中的一些理論沖突的問(wèn)題

基本上, 將模/數地分割隔離是對的。 要注意的是信號走線(xiàn)盡量不要跨過(guò)有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。

 

晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿(mǎn)足loop gain 與 phase 的規范, 而這模擬信號的振蕩規范很容易受到干擾, 即使加 ground guard traces 可能也無(wú)法完全隔離干擾。 而且離的太遠,地平面上的噪聲也會(huì )影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進(jìn)可能靠近。

 

確實(shí)高速布線(xiàn)與 EMI 的要求有很多沖突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規范。 所以, 最好先用安排走線(xiàn)和 PCB 疊層的技巧來(lái)解決或減少 EMI的問(wèn)題, 如高速信號走內層。 最后才用電阻電容或 ferrite bead 的方式, 以降低對信號的傷害。

 

9、如何解決高速信號的手工布線(xiàn)和自動(dòng)布線(xiàn)之間的矛盾？

現在較強的布線(xiàn)軟件的自動(dòng)布線(xiàn)器大部分都有設定約束條件來(lái)控制繞線(xiàn)方式及過(guò)孔數目。各家 EDA公司的繞線(xiàn)引擎能力和約束條件的設定項目有時(shí)相差甚遠。 例如, 是否有足夠的約束條件控制蛇行線(xiàn)(serpentine)蜿蜒的方式, 能否控制差分對的走線(xiàn)間距等。 這會(huì )影響到自動(dòng)布線(xiàn)出來(lái)的走線(xiàn)方式是否能符合設計者的想法。另外, 手動(dòng)調整布線(xiàn)的難易也與繞線(xiàn)引擎的能力有絕對的關(guān)系。 例如, 走線(xiàn)的推擠能力,過(guò)孔的推擠能力, 甚至走線(xiàn)對敷銅的推擠能力等等。 所以, 選擇一個(gè)繞線(xiàn)引擎能力強的布線(xiàn)器, 才是解決之道。

 

10、關(guān)于 test coupon。

test coupon 是用來(lái)以 TDR (Time Domain Reflectometer) 測量所生產(chǎn)的 PCB 板的特性阻抗是否滿(mǎn)足設計需求。 一般要控制的阻抗有單根線(xiàn)和差分對兩種情況。 所以， test coupon 上的走線(xiàn)線(xiàn)寬和線(xiàn)距(有差分對時(shí))要與所要控制的線(xiàn)一樣。 最重要的是測量時(shí)接地點(diǎn)的位置。 為了減少接地引線(xiàn)(ground lead)的電感值， TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon 上量測信號的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。

 

11、在高速 PCB 設計中，信號層的空白區域可以敷銅，而多個(gè)信號層的敷銅在接地和接電源上應如何分配？

一般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線(xiàn)旁敷銅時(shí)要注意敷銅與信號線(xiàn)的距離， 因為所敷的銅會(huì )降低一點(diǎn)走線(xiàn)的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在 dual strip line 的結構時(shí)。

 

12、是否可以把電源平面上面的信號線(xiàn)使用微帶線(xiàn)模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線(xiàn)模型計算？

是的， 在計算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層， 這時(shí)頂層走線(xiàn)特性阻抗的模型是以電源平面為參考平面的微帶線(xiàn)模型。

 

13、在高密度印制板上通過(guò)軟件自動(dòng)產(chǎn)生測試點(diǎn)一般情況下能滿(mǎn)足大批量生產(chǎn)的測試要求嗎？

一般軟件自動(dòng)產(chǎn)生測試點(diǎn)是否滿(mǎn)足測試需求必須看對加測試點(diǎn)的規范是否符合測試機具的要求。另外，如果走線(xiàn)太密且加測試點(diǎn)的規范比較嚴，則有可能沒(méi)辦法自動(dòng)對每段線(xiàn)都加上測試點(diǎn)，當然，需要手動(dòng)補齊所要測試的地方。

 

14、添加測試點(diǎn)會(huì )不會(huì )影響高速信號的質(zhì)量？

至于會(huì )不會(huì )影響信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定?；旧贤饧拥臏y試點(diǎn)(不用線(xiàn)上既有的穿孔(via or DIP pin)當測試點(diǎn))可能加在線(xiàn)上或是從線(xiàn)上拉一小段線(xiàn)出來(lái)。前者相當于是加上一個(gè)很小的電容在線(xiàn)上，后者則是多了一段分支。這兩個(gè)情況都會(huì )對高速信號多多少少會(huì )有點(diǎn)影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過(guò)仿真得知。原則上測試點(diǎn)越小越好(當然還要滿(mǎn)足測試機具的要求)分支越短越好。

 

15、若干 PCB 組成系統，各板之間的地線(xiàn)應如何連接？

各個(gè) PCB 板子相互連接之間的信號或電源在動(dòng)作時(shí)，例如 A 板子有電源或信號送到 B 板子，一定會(huì )有等量的電流從地層流回到 A 板子 (此為 Kirchoff current law)。這地層上的電流會(huì )找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調整地層或地線(xiàn)的接法，來(lái)控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對其它較敏感信號的影響。

 

16、能介紹一些國外關(guān)于高速 PCB 設計的技術(shù)書(shū)籍和資料嗎？

現在高速數字電路的應用有通信網(wǎng)路和計算機等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB 板的工作頻率已達 GHz 上下，迭層數就我所知有到 40 層之多。計算機相關(guān)應用也因為芯片的進(jìn)步，無(wú)論是一般的 PC 或服務(wù)器(Server)，板子上的最高工作頻率也已經(jīng)達到 400MHz (如 Rambus) 以上。因應這高速高密度走線(xiàn)需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工藝的需求也漸漸越來(lái)越多。 這些設計需求都有廠(chǎng)商可大量生產(chǎn)。 以下提供幾本不錯的技術(shù)書(shū)籍：

Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；

Stephen H. Hall，“High-Speed Digital System Design”；

Brian Yang，“Digital Signal Integrity”；

lDooglas Brook，“Integrity Issues and printed Circuit Board Design”。

 

17、兩個(gè)常被參考的特性阻抗公式：

微帶線(xiàn)(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 為線(xiàn)寬，T 為走線(xiàn)的銅皮厚度，H 為走線(xiàn)到參考平面的距離，Er 是 PCB 板材質(zhì)的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0 及 1<(Er)<15 的情況才能應用。

帶狀線(xiàn)(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 為兩參考平面的距離，并且走線(xiàn)位于兩參考平面的中間。此公式必須在 W/H<0.35 及 T/H<0.25 的情況才能應用。

 

18、差分信號線(xiàn)中間可否加地線(xiàn)？

差分信號中間一般是不能加地線(xiàn)。因為差分信號的應用原理最重要的一點(diǎn)便是利用差分信號間相互耦合(coupling)所帶來(lái)的好處，如 flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線(xiàn)，便會(huì )破壞耦合效應。

 

19、剛柔板設計是否需要專(zhuān)用設計軟件與規范？國內何處可以承接該類(lèi)電路板加工？

可以用一般設計 PCB 的軟件來(lái)設計柔性電路板(Flexible Printed Circuit)。一樣用 Gerber 格式給 FPC廠(chǎng)商生產(chǎn)。由于制造的工藝和一般 PCB 不同，各個(gè)廠(chǎng)商會(huì )依據他們的制造能力會(huì )對最小線(xiàn)寬、最小線(xiàn)距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產(chǎn)的廠(chǎng)商可上網(wǎng)“FPC”當關(guān)鍵詞查詢(xún)應該可以找到。

 

20、適當選擇 PCB 與外殼接地的點(diǎn)的原則是什么？

選擇 PCB 與外殼接地點(diǎn)選擇的原則是利用 chassis ground 提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將 PCB的地層與 chassis ground 做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。

 

21、電路板 DEBUG 應從那幾個(gè)方面著(zhù)手？

就數字電路而言，首先先依序確定三件事情： 

1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統可能會(huì )要求某些電源之間起來(lái)的順序與快慢有某種規范。 

2. 確認所有時(shí)鐘信號頻率都工作正常且信號邊緣上沒(méi)有非單調(non-monotonic)的問(wèn)題。

3. 確認 reset 信號是否達到規范要求。 這些都正常的話(huà)，芯片應該要發(fā)出第一個(gè)周期(cycle)的信號。接下來(lái)依照系統運作原理與 bus protocol 來(lái) debug。

 

22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高 PCB 的走線(xiàn)密度，但是這樣有可能導致走線(xiàn)的相互干擾增強，同時(shí)走線(xiàn)過(guò)細也使阻抗無(wú)法降低，請專(zhuān)家介紹在高速（>100MHz）高密度 PCB 設計中的技巧?

 

在設計高速高密度 PCB 時(shí)，串擾(crosstalk interference)確實(shí)是要特別注意的，因為它對時(shí)序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方：

 

控制走線(xiàn)特性阻抗的連續與匹配。

 

走線(xiàn)間距的大小。一般?？吹降拈g距為兩倍線(xiàn)寬?？梢酝高^(guò)仿真來(lái)知道走線(xiàn)間距對時(shí)序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。

 

選擇適當的端接方式。

 

避免上下相鄰兩層的走線(xiàn)方向相同，甚至有走線(xiàn)正好上下重迭在一起，因為這種串擾比同層相鄰走線(xiàn)的情形還大。

 

利用盲埋孔(blind/buried via)來(lái)增加走線(xiàn)面積。但是 PCB 板的制作成本會(huì )增加。 在實(shí)際執行時(shí)確實(shí)很難達到完全平行與等長(cháng)，不過(guò)還是要盡量做到。

除此以外，可以預留差分端接和共模端接，以緩和對時(shí)序與信號完整性的影響。

 

23、模擬電源處的濾波經(jīng)常是用 LC 電路。但是為什么有時(shí) LC 比 RC 濾波效果差？

LC 與 RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如 RC。但是，使用 RC 濾波要付出的代價(jià)是電阻本身會(huì )耗能，效率較差，且要注意所選電阻能承受的功率。

 

24、濾波時(shí)選用電感，電容值的方法是什么？

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應能力。如 果 LC 的輸出端會(huì )有機會(huì )需要瞬間輸出大電流，則電感值太大會(huì )阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規范值的大小有關(guān)。紋波噪聲值要求越小，電容值會(huì )較大。而電容的ESR/ESL 也會(huì )有影響。 另外，如果這 LC 是放在開(kāi)關(guān)式電源(switching regulation power)的輸出端時(shí)，還要注意此 LC 所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對負反饋控制(negative feedback control)回路穩定度的影響。

 

25、如何盡可能的達到 EMC 要求，又不致造成太大的成本壓力？

PCB 板上會(huì )因 EMC 而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了 ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個(gè)系統通過(guò) EMC的要求。以下僅就 PCB 板的設計技巧提供幾個(gè)降低電路產(chǎn)生的電磁輻射效應。

 

盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。

注意高頻器件擺放的位置，不要太靠近對外的連接器。

 

注意高速信號的阻抗匹配，走線(xiàn)層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。

 

在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的噪聲。特別注意電容的頻率響應與溫度的特性是否符合設計所需。

對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到 chassis ground。

 

可適當運用 ground guard/shunt traces 在一些特別高速的信號旁。但要注意 guard/shunt traces 對走線(xiàn)特性阻抗的影響。

 

電源層比地層內縮 20H，H 為電源層與地層之間的距離。

 

26、當一塊 PCB 板中有多個(gè)數/模功能塊時(shí)，常規做法是要將數/模地分開(kāi)，原因何在？

將數/模地分開(kāi)的原因是因為數字電路在高低電位切換時(shí)會(huì )在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數字區域電路所產(chǎn)生的噪聲較大而模擬區域的電路又非常接近，則即使數模信號不交叉， 模擬的信號依然會(huì )被地噪聲干擾。也就是說(shuō)數模地不分割的方式只能在模擬電路區域距產(chǎn)生大噪聲的數字電路區域較遠時(shí)使用。

 

27、另一種作法是在確保數/模分開(kāi)布局，且數/模信號走線(xiàn)相互不交叉的情況下，整個(gè) PCB板地不做分割，數/模地都連到這個(gè)地平面上。道理何在？

數模信號走線(xiàn)不能交叉的要求是因為速度稍快的數字信號其返回電流路徑(return current path)會(huì )盡量沿著(zhù)走線(xiàn)的下方附近的地流回數字信號的源頭，若數模信號走線(xiàn)交叉，則返回電流所產(chǎn)生的噪聲便會(huì )出現在模擬電路區域內。

 

28、在高速 PCB 設計原理圖設計時(shí)，如何考慮阻抗匹配問(wèn)題？

在設計高速 PCB 電路時(shí)，阻抗匹配是設計的要素之一。而阻抗值跟走線(xiàn)方式有絕對的關(guān)系， 例如是走在表面層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線(xiàn)寬度，PCB材質(zhì)等均會(huì )影響走線(xiàn)的特性阻抗值。也就是說(shuō)要在布線(xiàn)后才能確定阻抗值。一般仿真軟件會(huì )因線(xiàn)路模型或所使用的數學(xué)算法的限制而無(wú)法考慮到一些阻抗不連續的布線(xiàn)情況，這時(shí)候在原理圖上只能預留一些terminators(端接)，如串聯(lián)電阻等，來(lái)緩和走線(xiàn)阻抗不連續的效應。真正根本解決問(wèn)題的方法還是布線(xiàn)時(shí)盡量注意避免阻抗不連續的發(fā)生。

 

29、哪里能提供比較準確的 IBIS 模型庫？

IBIS 模型的準確性直接影響到仿真的結果?；旧?IBIS 可看成是實(shí)際芯片 I/O buffer 等效電路的電氣特性資料，一般可由 SPICE 模型轉換而得 (亦可采用測量， 但限制較多)，而 SPICE 的資料與芯片制造有絕對的關(guān)系，所以同樣一個(gè)器件不同芯片廠(chǎng)商提供，其 SPICE 的資料是不同的，進(jìn)而轉換后的 IBIS 模型內之資料也會(huì )隨之而異。也就是說(shuō)，如果用了 A 廠(chǎng)商的器件，只有他們有能力提供他們器件準確模型資料，因為沒(méi)有其它人會(huì )比他們更清楚他們的器件是由何種工藝做出來(lái)的。如果廠(chǎng)商所提供的 IBIS 不準確，只能不斷要求該廠(chǎng)商改進(jìn)才是根本解決之道。

 

30、在高速 PCB 設計時(shí)，設計者應該從那些方面去考慮 EMC、EMI 的規則呢？

一般 EMI/EMC 設計時(shí)需要同時(shí)考慮輻射(radiated)與傳導(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.一個(gè)好的EMI/EMC 設計必須一開(kāi)始布局時(shí)就要考慮到器件的位置, PCB 迭層的安排, 重要聯(lián)機的走法, 器件的選擇等, 如果這些沒(méi)有事前有較佳的安排, 事后解決則會(huì )事倍功半, 增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance 盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當的選擇PCB 與外殼的接地點(diǎn)(chassis ground)。

 

31、如何選擇 EDA 工具？

目前的 pcb 設計軟件中，熱分析都不是強項，所以并不建議選用，其它的功能 1.3.4 可以選擇 PADS或 Cadence 性能價(jià)格比都不錯。 PLD 的設計的初學(xué)者可以采用 PLD 芯片廠(chǎng)家提供的集成環(huán)境，在做到百萬(wàn)門(mén)以上的設計時(shí)可以選用單點(diǎn)工具。

 

32、請推薦一種適合于高速信號處理和傳輸的 EDA 軟件。

常規的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類(lèi)設計往往占據了 70%的應用場(chǎng)合。在做高速電路設計，模擬和數字混合電路，采用 Cadence 的解決方案應該屬于性能價(jià)格比較好的軟件，當然 Mentor 的性能還是非常不錯的，特別是它的設計流程管理方面應該是最為優(yōu)秀的。

 

33、對 PCB 板各層含義的解釋

Topoverlay ----頂層器件名稱(chēng)， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,

 

IC10.bottomoverlay----同理 multilayer-----如果你設計一個(gè) 4 層板，你放置一個(gè) free pad or via, 定義它作為multilay 那么它的 pad 就會(huì )自動(dòng)出現在 4 個(gè)層 上，如果你只定義它是 top layer, 那么它的 pad 就會(huì )只出現在頂層上。

 

34、2G 以上高頻 PCB 設計，走線(xiàn),排版,應重點(diǎn)注意哪些方面？

2G 以上高頻 PCB 屬于射頻電路設計，不在高速數字電路設計討論范圍內。而 射 頻電路的布局（layout)和布線(xiàn)（routing)應該和原理圖一起考慮的，因為布局布線(xiàn)都會(huì )造成分布效應。而且，射頻電路設計一些無(wú)源器件是通過(guò)參數化定義，特殊形狀銅箔實(shí)現，因此要求 EDA 工具能夠提供參數化器件，能夠編輯特殊形狀銅箔。Mentor 公司的 boardstation 中有專(zhuān)門(mén)的 RF 設計模塊，能夠滿(mǎn)足這些要求。而且，一般射頻設計要求有專(zhuān)門(mén)射頻電路分析工具，業(yè)界最著(zhù)名的是 agilent 的 eesoft，和 Mentor 的工具有很好的接口。

 

35、2G 以上高頻 PCB 設計，微帶的設計應遵循哪些規則?

射頻微帶線(xiàn)設計，需要用三維場(chǎng)分析工具提取傳輸線(xiàn)參數。所有的規則應該在這個(gè)場(chǎng)提取工具中規定。

 

36、對于全數字信號的 PCB，板上有一個(gè) 80MHz 的鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅動(dòng)能力，還應該采用什么樣的電路進(jìn)行保護？

確保時(shí)鐘的驅動(dòng)能力，不應該通過(guò)保護實(shí)現，一般采用時(shí)鐘驅動(dòng)芯片。一般擔心時(shí)鐘驅動(dòng)能力，是因為多個(gè)時(shí)鐘負載造成。采用時(shí)鐘驅動(dòng)芯片，將一個(gè)時(shí)鐘信號變成幾個(gè)，采用點(diǎn)到點(diǎn)的連接。選擇驅動(dòng)芯片，除了保證與負載基本匹配，信號沿滿(mǎn)足要求（一般時(shí)鐘為沿有效信號），在計算系統時(shí)序時(shí)，要算上時(shí)鐘在驅動(dòng)芯片內時(shí)延。

 

37、如果用單獨的時(shí)鐘信號板，一般采用什么樣的接口，來(lái)保證時(shí)鐘信號的傳輸受到的影響??？

時(shí)鐘信號越短，傳輸線(xiàn)效應越小。采用單獨的時(shí)鐘信號板，會(huì )增加信號布線(xiàn)長(cháng)度。而且單板的接地供電也是問(wèn)題。如果要長(cháng)距離傳輸，建議采用差分信號。LVDS 信號可以滿(mǎn)足驅動(dòng)能力要求，不過(guò)您的時(shí)鐘不是太快，沒(méi)有必要。

 

38、27M,SDRAM 時(shí)鐘線(xiàn)（80M-90M），這些時(shí)鐘線(xiàn)二三次諧波剛好在 VHF 波段，從接收端高頻竄入后干擾很大。除了縮短線(xiàn)長(cháng)以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因為信號占空比為 50%，因為這種情況下，信號沒(méi)有偶次諧波。這時(shí)需要修改一下信號占空比。此外，對于如果是單向的時(shí)鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會(huì )影響時(shí)鐘沿速率。源端匹配值，可以采用下圖公式得到。

 

39、什么是走線(xiàn)的拓撲架構？

Topology,有的也叫 routing order.對于多端口連接的網(wǎng)絡(luò )的布線(xiàn)次序。

 

40、怎樣調整走線(xiàn)的拓撲架構來(lái)提高信號的完整性？

這種網(wǎng)絡(luò )信號方向比較復雜，因為對單向，雙向信號，不同電平種類(lèi)信號，拓樸影響都不一樣，很難說(shuō)哪種拓樸對信號質(zhì)量有利。而且作前仿真時(shí)，采用何種拓樸對工程師要求很高，要求對電路原理，信號類(lèi)型，甚至布線(xiàn)難度等都要了解。

 

41、怎樣通過(guò)安排迭層來(lái)減少 EMI 問(wèn)題？

首先，EMI 要從系統考慮，單憑 PCB 無(wú)法解決問(wèn)題。層疊對 EMI 來(lái)講，我認為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當比電源層外延，對抑制共模干擾有好處。

 

42、為何要鋪銅？

 

一般鋪銅有幾個(gè)方面原因。

 

１，EMC.對于大面積的地或電源鋪銅，會(huì )起到屏蔽作用，有些特殊地，如 PGND 起到防護作用。

 

２，PCB 工藝要求。一般為了保證電鍍效果，或者層壓不變形，對于布線(xiàn)較少的PCB 板層鋪銅。

 

３，信號完整性要求，給高頻數字信號一個(gè)完整的回流路徑，并減少直流網(wǎng)絡(luò )的布線(xiàn)。當然還有散熱，特殊器件安裝要求鋪銅等等原因。

 

43、在一個(gè)系統中，包含了 dsp 和 pld，請問(wèn)布線(xiàn)時(shí)要注意哪些問(wèn)題呢？

看你的信號速率和布線(xiàn)長(cháng)度的比值。如果信號在傳輸線(xiàn)上的時(shí)延和信號變化沿時(shí)間可比的話(huà)，就要考慮信號完整性問(wèn)題。另外對于多個(gè) DSP，時(shí) 鐘 ，數據 信號走線(xiàn)拓普也會(huì )影響信號質(zhì)量和時(shí)序，需要關(guān)注。

 

44、除 protel 工具布線(xiàn)外，還有其他好的工具嗎？

至于工具，除了 PROTEL，還有很多布線(xiàn)工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所長(cháng)。

 

45、什么是“信號回流路徑”？

信號回流路徑,即 return current。高速數字信號在傳輸時(shí)，信號的流向是從驅動(dòng)器沿 PCB 傳輸線(xiàn)到負載，再由負載沿著(zhù)地或電源通過(guò)最短路徑返回驅動(dòng)器端。這個(gè)在地或電源上的返回信號就稱(chēng)信號回流路徑。Dr.Johson 在他的書(shū)中解釋?zhuān)哳l信號傳輸，實(shí)際上是對傳輸線(xiàn)與直流層之間包夾的介質(zhì)電容充電的過(guò)程。SI 分析的就是這個(gè)圍場(chǎng)的電磁特性，以及他們之間的耦合。

 

46、如何對接插件進(jìn)行 SI 分析？

在 IBIS3.2 規范中，有關(guān)于接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真軟件（HYPERLYNX 或 IS_multiboard），建立多板系統時(shí)，輸入接插件的分布參數，一般從接插件手冊中得到。當然這種方式會(huì )不夠精確，但只要在可接受范圍內即可。

 

47、請問(wèn)端接的方式有哪些？

端接（terminal）,也稱(chēng)匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC 匹配，肖特基二極管匹配。

 

48、采用端接（匹配）的方式是由什么因素決定的？

匹配采用方式一般由 BUFFER 特性，拓普情況，電平種類(lèi)和判決方式來(lái)決定，也要考慮信號占空比，系統功耗等。

 

49、采用端接（匹配）的方式有什么規則？

數字電路最關(guān)鍵的是時(shí)序問(wèn)題，加匹配的目的是改善信號質(zhì)量，在判決時(shí)刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時(shí)間的前提下，信號質(zhì)量穩定；對延有效信號，在保證信號延單調性前提下，信號變化延速度滿(mǎn)足要求。Mentor ICX 產(chǎn)品教材中有關(guān)于匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專(zhuān)門(mén)對 terminal 的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。

 

50、能否利用器件的 IBIS 模型對器件的邏輯功能進(jìn)行仿真？如果不能，那么如何進(jìn)行電路的板級和系統級仿真？

IBIS 模型是行為級模型，不能用于功能仿真。功能仿真，需要用 SPICE 模型，或者其他結構級模型。

 

51、在數字和模擬并存的系統中，有 2 種處理方法，一個(gè)是數字地和模擬地分開(kāi)，比如在地層，數字地是獨立地一塊，模擬地獨立一塊，單點(diǎn)用銅皮或 FB 磁珠連接，而電源不分開(kāi)；另一種是模擬電源和數字電源分開(kāi)用 FB 連接，而地是統一地地。請問(wèn)李先生，這兩種方法效果是否一樣？

應該說(shuō)從原理上講是一樣的。因為電源和地對高頻信號是等效的。

區分模擬和數字部分的目的是為了抗干擾，主要是數字電路對模擬電路的干擾。但是，分割可能造成信號回流路徑不完整，影響數字信號的信號質(zhì)量，影響系統 EMC 質(zhì)量。因此，無(wú)論分割哪個(gè)平面，要看這樣作，信號回流路徑是否被增大，回流信號對正常工作信號干擾有多大?，F在也有一些混合設計，不分電源和地，在布局時(shí)，按照數字部分、模擬部分分開(kāi)布局布線(xiàn)，避免出現跨區信號。

 

52、安規問(wèn)題：FCC、EMC 的具體含義是什么？

FCC: federal communication commission 美國通信委員會(huì )

EMC: electro megnetic compatibility 電磁兼容

FCC 是個(gè)標準組織，EMC 是一個(gè)標準。標準頒布都有相應的原因，標準和測試方法。

 

53、何謂差分布線(xiàn)？

差分信號，有些也稱(chēng)差動(dòng)信號，用兩根完全一樣，極性相反的信號傳輸一路數據，依靠?jì)筛盘栯娖讲钸M(jìn)行判決。為了保證兩根信號完全一致，在布線(xiàn)時(shí)要保持并行，線(xiàn)寬、線(xiàn)間距保持不變。

 

54、PCB 仿真軟件有哪些？

仿 真 的種類(lèi)很多， 高 速 數 字電 路 信 號 完 整 性 分 析 仿 真 分析(SI) 常 用 軟 件 有icx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用 Hspice。

 

55、PCB 仿真軟件是如何進(jìn)行 LAYOUT 仿真的？

高速數字電路中，為了提高信號質(zhì)量，降低布線(xiàn)難度，一般采用多層板，分配專(zhuān)門(mén)的電源層，地層。

 

56、在布局、布線(xiàn)中如何處理才能保證 50M 以上信號的穩定性

高速數字信號布線(xiàn)，關(guān)鍵是減小傳輸線(xiàn)對信號質(zhì)量的影響。因此，100M 以上的高速信號布局時(shí)要求信號走線(xiàn)盡量短。數字電路中，高速信號是用信號上升延時(shí)間來(lái)界定的。而 且 ，不 同種類(lèi)的信號（如 TTL,GTL,LVTTL），確保信號質(zhì)量的方法不一樣。

 

57、室外單元的射頻部分，中頻部分，乃至對室外單元進(jìn)行監控的低頻電路部分往往采用部署在同一 PCB 上，請問(wèn)對這樣的 PCB 在材質(zhì)上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的干擾？

混合電路設計是一個(gè)很大的問(wèn)題。很難有一個(gè)完美的解決方案。

一般射頻電路在系統中都作為一個(gè)獨立的單板進(jìn)行布局布線(xiàn)，甚至會(huì )有專(zhuān)門(mén)的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡(jiǎn)單，所有這些都是為了減少對射頻電路分布參數的影響，提高射頻系統的一致性。相對于一般的 FR4 材質(zhì)，射頻電路板傾向與采用高 Q 值的基材，這種材料的介電常數比較小，傳輸線(xiàn)分布電容較小，阻抗高，信號傳輸時(shí)延小。在混合電路設計中，雖然射頻，數字電路做在同一塊 PCB 上，但一般都分成射頻電路區和數字電路區，分別布局布線(xiàn)。之間用接地過(guò)孔帶和屏蔽盒屏蔽。

 

58、對于射頻部分，中頻部分和低頻電路部分部署在同一 PCB 上，mentor 有什么解決方案？

Mentor 的板級系統設計軟件，除了基本的電路設計功能外，還有專(zhuān)門(mén)的 RF 設計模塊。在 RF 原理圖設計模塊中，提供參數化的器件模型，并且提供和 EESOFT 等射頻電路分析仿真工具的雙向接口；在 RF LAYOUT 模塊中，提供專(zhuān)門(mén)用于射頻電路布局布線(xiàn)的圖案編輯功能，也有和 EESOFT 等射頻電路分析仿真工具的雙向接口，對于分析仿真后的結果可以反標回原理圖和 PCB。同時(shí)，利用 Mentor 軟件的設計管理功能，可以方便的實(shí)現設計復用，設計派生，和協(xié)同設計。大大加速混合電路設計進(jìn)程。手機板是典型的混合電路設計，很多大型手機設計制造商都利用 Mentor 加安杰倫的 eesoft 作為設計平臺。

 

59、mentor 的產(chǎn)品結構如何？

Mentor Graphics 的 PCB 工具有 WG(原 veribest)系列和 Enterprise(boardstation)系列。

 

60、Mentor 的 PCB 設計軟件對 BGA、PGA、COB 等封裝是如何支持的？

Mentor 的 autoactive RE 由收購得來(lái)的 veribest 發(fā)展而來(lái)，是業(yè)界第一個(gè)無(wú)網(wǎng)格，任意角度布線(xiàn)器。眾所周知，對于球柵陣列，COB 器件，無(wú)網(wǎng)格，任意角度布線(xiàn)器是解決布通率的關(guān)鍵。在最新的autoactive RE 中，新增添了推擠過(guò)孔，銅箔，REROUTE 等功能，使它應用更方便。另外，他支持高速布線(xiàn)，包括有時(shí)延要求信號布線(xiàn)和差分對布線(xiàn)。

 

61、Mentor 的 PCB 設計軟件對差分線(xiàn)隊的處理又如何？

Mentor 軟件在定義好差分對屬性后，兩根差分對可以一起走線(xiàn)，嚴格保證差分對線(xiàn)寬，間距和長(cháng)度差，遇到障礙可以自動(dòng)分開(kāi)，在換層時(shí)可以選擇過(guò)孔方式。

 

62、在一塊 12 層 PCb 板上，有三個(gè)電源層 2.2v，3.3v,5v，將三個(gè)電源各作在一層，地線(xiàn)該如何處理？

一般說(shuō)來(lái)，三個(gè)電源分別做在三層，對信號質(zhì)量比較好。因為不大可能出現信號跨平面層分割現象?？绶指钍怯绊懶盘栙|(zhì)量很關(guān)鍵的一個(gè)因素，而仿真軟件一般都忽略了它。對于電源層和地層，對高頻信號來(lái)說(shuō)都是等效的。在 實(shí) 際 中，除了考慮信號質(zhì)量外，電 源 平 面 耦 合 ( 利 用 相鄰地平面降低電源平面交流阻抗)，層疊對稱(chēng)，都是需要考慮的因素。

 

63、PCB 在出廠(chǎng)時(shí)如何檢查是否達到了設計工藝要求？

很多 PCB 廠(chǎng)家在 PCB 加工完成出廠(chǎng)前，都要經(jīng)過(guò)加電的網(wǎng)絡(luò )通斷測試，以確保所有聯(lián)線(xiàn)正確。同時(shí)，越來(lái)越多的廠(chǎng)家也采用 x 光測試，檢查蝕刻或層壓時(shí)的一些故障。對于貼片加工后的成品板，一般采用 ICT測試檢查，這需要在 PCB 設計時(shí)添加 ICT 測試點(diǎn)。如果出現問(wèn)題，也可以通過(guò)一種特殊的 X 光檢查設備排除是否加工原因造成故障。

 

64、“機構的防護”是不是機殼的防護？

是的。機殼要盡量嚴密，少用或不用導電材料，盡可能接地。

 

65、在芯片選擇的時(shí)候是否也需要考慮芯片本身的 esd 問(wèn)題？

不論是雙層板還是多層板，都應盡量增大地的面積。在選擇芯片時(shí)要考慮芯片本身的 ESD 特性，這些在芯片說(shuō)明中一般都有提到，而且即使不同廠(chǎng)家的同一種芯片性能也會(huì )有所不同。設計時(shí)多加注意，考慮的全面一點(diǎn)，做出電路板的性能也會(huì )得到一定的保證。但 ESD 的問(wèn)題仍然可能出現，因此機構的防護對ESD 的防護也是相當重要的。

 

66、在做 pcb 板的時(shí)候，為了減小干擾，地線(xiàn)是否應該構成閉和形式？

在做 PCB 板的時(shí)候，一般來(lái)講都要減小回路面積，以便減少干擾，布地線(xiàn)的時(shí)候，也不 應布成閉合形式，而是布成樹(shù)枝狀較好，還有就是要盡可能增大地的面積。

 

67、如果仿真器用一個(gè)電源，pcb 板用一個(gè)電源，這兩個(gè)電源的地是否應該連在一起？

如果可以采用分離電源當然較好，因為如此電源間不易產(chǎn)生干擾，但大部分設備是有具體要求的。既然仿真器和 PCB 板用的是兩個(gè)電源，按我的想法是不該將其共地的。

 

68、一個(gè)電路由幾塊 pcb 板構成，他們是否應該共地？

一個(gè)電路由幾塊 PCB 構成，多半是要求共地的，因為在一個(gè)電路中用幾個(gè)電源畢竟是不太實(shí)際的。但如果你有具體的條件，可以用不同電源當然干擾會(huì )小些。

 

69、設計一個(gè)手持產(chǎn)品，帶 LCD，外殼為金屬。測試 ESD 時(shí)，無(wú)法通過(guò) ICE-1000-4-2 的測試，CONTACT 只能通過(guò) 1100V，AIR 可以通過(guò) 6000V。ESD 耦合測試時(shí)，水平只能可以通過(guò) 3000V，垂直可以通過(guò) 4000V 測試。CPU 主頻為 33MHZ。有什么方法可以通過(guò) ESD 測試？

手持產(chǎn)品又是金屬外殼，ESD 的問(wèn)題一定比較明顯，LCD 也恐怕會(huì )出現較多的不良現象。如果沒(méi)辦法改變現有的金屬材質(zhì)，則建議在機構內部加上防電材料，加強 PCB 的地，同時(shí)想辦法讓 LCD 接地。當然，如何操作要看具體情況。

 

70、設計一個(gè)含有 DSP，PLD 的系統，該從那些方面考慮 ESD？

就一般的系統來(lái)講，主要應考慮人體直接接觸的部分，在電路上以及機構上進(jìn)行適當的保護。至于ESD 會(huì )對系統造成多大的影響，那還要依不同情況而定。干燥的環(huán)境下，ESD 現象會(huì )比較嚴重，較敏感精細的系統，ESD 的影響也會(huì )相對明顯。雖然大的系統有時(shí) ESD 影響并不明顯，但設計時(shí)還是要多加注意，盡量防患于未然。