時(shí)鐘信號一拖二采用T型拓撲結構無(wú)可厚非，也說(shuō)明有一定的設計概念，但是對于T型拓撲的設計要點(diǎn)還不是很清楚。一般我們的DDR2信號的T型結構需要主干線(xiàn)比較長(cháng)，分支比較短，最好在500mil以?xún)?，這是看到的第一個(gè)問(wèn)題，該設計分支和主干線(xiàn)路長(cháng)度差不多；第二個(gè)問(wèn)題是如果要外部端接，一般這個(gè)端接會(huì )放到第一個(gè)分支處，而該設計雖然在分支處加了端接，但在另一端靠近顆粒處又加了一個(gè)多余的端接，這就造成我們T型結構的不平衡。所謂的T型又叫等臂分支結構，需要兩個(gè)分支長(cháng)度、結構、端接盡量一致(長(cháng)度有偏差時(shí)，最好控制在20mil內)，而該設計卻沒(méi)有做到這一點(diǎn)。我們仿真了原版本設計和改善后的時(shí)鐘信號，波形對比如下所示。

原始版本時(shí)鐘信號仿真結果

改善后的時(shí)鐘信號仿真結果

 

地址信號一拖八也采用T型結構，按照上面對T型結構的說(shuō)明，主干要長(cháng)分支盡量短且對稱(chēng)的原則，我們可以看到這個(gè)地址信號的走線(xiàn)結構就比較凌亂，可想而知信號肯定會(huì )很差。且看原始設計和改善后的仿真結果對比。

原始版本的地址信號仿真結果

改善后的地址信號仿真結果

 

DQS信號也大致一樣，沒(méi)有按照T型結構的最好原則來(lái)布線(xiàn)，不再贅述。最后來(lái)看數據信號，數據信號需要完全參照DQS信號走線(xiàn)，包括等長(cháng)。好了，現在的數據信號卻走成了菊花鏈結構，且沒(méi)法和DQS去做嚴格的等長(cháng)，另外信號之間的間距也很小，容易引起串擾問(wèn)題，真的很任性！ 

原始版本的數據信號寫(xiě)操作仿真結果

改善后的數據信號寫(xiě)操作仿真結果

 

上面只是每組信號的單獨分析，再看看全局的一些考慮吧。

 

1、總體上加了太多的串阻，占用了布線(xiàn)空間且多打出許多過(guò)孔。

 

2、地址、命令和控制信號需要和對應的時(shí)鐘信號保持一定的等長(cháng)（等長(cháng)范圍視具體芯片來(lái)定，一般在±200mil）。

 

3、數據組需要和對應的DQS信號等長(cháng)（一般在50mil內），盡量同組信號同層布線(xiàn)。

 

4、數據組與對應的時(shí)鐘信號也需要有一定的等長(cháng)，為了給后續調試留出更多的裕量，一般這個(gè)等長(cháng)比時(shí)序仿真出來(lái)的結果更短，常見(jiàn)的在±500mil內。因為參考的時(shí)鐘關(guān)系，這也意味著(zhù)數據組與組之間的長(cháng)度偏差也在±500mil內。當然這些等長(cháng)范圍都是一些經(jīng)驗值，具體的更要看對應的芯片。

 

好了，以上只是對DDR2的設計做了一部分常規性的總結，那么問(wèn)題來(lái)了~